Kysymys koskee hidastaa signaalin FPGA-ja VHDL?

N

NoLoser

Guest
on "jälkeen" toimintaa VHDL synthesisable huomioon todellisen laitteistosuunnittelun tai sitä voidaan käyttää ainoastaan simulointi mallinnus?let sanoa, jos kirjoitan:
<= B tai C jälkeen 20ns;
on syntetisoitu laitteisto itse päivittää tuotannon jälkeen (APPX) 20ns muutoksen jälkeen tuotantopanosten tai se vain käyttää oletuksena laitteiston nopeasti ja jättää "jälkeen" toimintaa.

auttakaa minua tässä, koska minun on luotava viipymättä mallinnus minun suunnittelusta vastaa ajoitus rajoittaa toisiinsa ICs, joten minun on hyvä tapa mallin signaalin viive kanssa VHDL joka todella voi olla synteettisesti osaksi todellista laitteistoa.

Kiitos paljon mitään apua!

 
O viive synthesizable sikäli kuin tiedän.Viivästyminen toteutettu suunnittelu riippuu kohde-siru, ja sijoittamisesta ja reititys suunnittelun elementtejä sisällä mikrosiru.Delay lausunnot luultavasti ohitetaan / heittää synteesi.

Jos joudut vastaamaan ajoitusta spec todellista laitteisto - sinun täytyy lisätä ajoitus rajoitteet omalle VHDL-koodin tai rajoituksia tiedoston.Tarkista syntetisaattori oppaita miten määrittää ajoituksen vuoksi.

 
Kiitos for your info, ainakaan en aio tuhlata aikaa kirjoittaa koodia, joka lopulta ei toimi laitteisto.voi aikarajoitus olla erilaisia eri moduulin saman projektin?

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top