kysymys reg RTL koodausstandardien

[hawks4peace]

Hei
Voiko joku kertoa minulle, mitä eroa on Register Transfer Level (RTL) tyyli koodausstandardeja ja normaalin HDL koodausta.Tarkoitan ole eroa lainkaan tai on vain rakenteellisia koodausstandardien logiikkaa kaavio (kombinatorisista pilvi ja rekisteröidä paria).

Kiitos avustanne

 

[madhavisai]

Vuonna RTL voimme olettaa, että koodi r kirjallisesti joka on vektorisuure, joka siirtää betweenfunctional yksikköä.

 

[hawks4peace]

Kiitos vastauksesta.
En voinut understnd käsitettä oikein.
Voisitteko selittää sitä yksityiskohtaisemmin tai jos u tiedä lähde tai Internet-sivuilla ystävällisesti ohjaa minut siihen.

terveisin

 

[ramana459]

Kun olet kirjoittanut koodin Verilog-tai VHDL (nk. HDL koodausstandardien) vuonna Xilinx tai @ ltera plotform jälkeen synhesis se antaa netlist tiedosto.Tärkein on tavoitteena tämän netlist on vahvistaa osaksi FPGA tai DE2board,Jos synteesi tämän Verilog-tai VHDL-koodin RTL Compiler (RC alkaen Cadence käyttäen eri kirjaston tiedostoja joka antoi valimot) saat netlist tiedosto.Tämä netlist hyödyllinen erityisesti valimo vain (joka kirjastotiedosto käytit).

 

[ljxpjpjljx]

Sinun pitäisi totella koodausstandardien tyyli RTL tasolla eikä portilla tasolle!

 

[kevine]

sinun on käytettävä RTL tyyli-koodi, jos malli on synthsis ja siirretään netlist;
voit käyttää käyttäytymisen tasolla tyyli-koodi, kun tavoitteena on toiminta-malli, että te käytätte ongelma tyyliin helposti ja vapaasti.vain koodisi on yhteensopivia HDL syntaksia, tämä tyyli ehkä normaalia tyyli sanoitte edellä