Lähde Latency ulkoisilta kellon lähde ja PLL

[praneshcn]

Hei, kun meillä on ulkoista kelloa lähde ja PLL sisällä siru tason muotoilua, joka kohtaa johon piste lähde latenssia pidetään. Koska se on siru tason muotoilu pitää kellon tyynyn väliin ulkoisen kellon lähde ja PLL.

 

[vikramc98406]

Käsitykseni, jos kello on peräisin, ulkoinen kello Pin (Say IO pin) ----> PLL ----> Kello sukupolven Point Source Latency on peräisin PLL lähtönä Kello Generation Point Muissa tapauksissa kuten alla External Clock Pin -----> Kello sukupolven Point Source latenssi on IO pin Kello saavuttaminen piste / Generation piste voi kuka tahansa laittaa kommentteja tästä.

 

[iwpia50s]

Tämä kuulostaa enemmän sinulla on kaksi kelloa lähteitä ja ne ovat joko valittavissa, tai ne ajavat eri kellot siru. Jos ne ovat kaksi eri kelloa sinun täytyy määrittää lähde-latenssit ilmoittaman vikramc98406. Jos kellot ovat valittavissa, sinun täytyy luoda kaksi SDC-tiedostoja ja valita yhden kellon tai muita ja asettaa lähteen latenssi määrittelemään vikramc98406.

 

[chethancta]

lähde latenssi = lähde (oskillaattori) ja CLK defination pin (chip CLK pin) viiveiden = clkpin (portti def) flopata CLK pin