LVDS ja PLL

[avt]

Olen nähnyt, että monet yritykset toteuttaa niiden deseializer yksi PLL, kun sinun on n-bittinen laajuinen LVDS databus yhdellä extra kello linja.miksi eivät he käyttävät kelloa suoraan syöttää puskuri?Tarkoitan vinossa diferences välillä deifferent panos puskureina olisi rajoitettava ja PLL vain käyttöön ylimääräisiä Jitter, ei se?

 

[kbulusu]

u vain tarvitsevat koulutusta PLL ja rakentaminen Kello verkkoon.Haku IEEE ja kysymyksiin vastataan syvällisemmin esimerkkejä.

[lainaus = "avt"] Olen nähnyt, että monet yritykset toteuttaa niiden deseializer yksi PLL, kun sinun on n-bittinen laajuinen LVDS databus yhdellä extra kello linja.miksi eivät he käyttävät kelloa suoraan syöttää puskuri?Tarkoitan vinossa diferences välillä deifferent panos puskureina olisi rajoitettava ja PLL vain käyttöön ylimääräisiä Jitter, ei sen? [/ Lainaus]

 

[avt]

haku IEEE mitä?

 

[tosonal.jain]

hei voiko kukaan kertoa minulle, mistä voin saada VHDL-koodin implementin DLLL?Olen erittäin tarvitsevat sitä
I m miettii bout se projektiini voi any1 u auttaa minua miten aloittaa sen kanssa?

Terveisin
Sonal

 

[sunjimmy]

Hei,
Jos panos kello on sama taaj tietojen mukaisesti bittinopeuden ja vinossa ero niiden välillä on tarpeeksi pieni.Voit käyttää kellon linkku tiedot suoraan.Mutta joissakin hakemuksen, panos kellon taajuus on paljon pienempi kuin tietojen bittinopeus, tarvitset PLL luoda todellinen bittinopeus taaj kellon linkku saapuvan tietoja.Joskus monen vaiheen PLL käytetään soveltaa Oversampling tekniikka deserializer.
Olet oikeassa.PLL aiheuttaa ylimääräisiä Jitter.Joten yleensä spce määrittelee Jitter spec varten saapuvat tiedot.Tästä sinun tietää Jitter spec teidän PLL ja deserializer.

Hop se auttaa

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Hymyillä" border="0" />

 

[avt]

kiitos Jimmy!

joten myös saay, että kun minulla on LVDS linja-auto - Let's sanoa 4-8-bittinen laaja databus on 622 Mbit / s ja yksi addintional LVDS CLK, joka on 90 asteen vaihe siirtynyt tiedot (kaikki tämä on asetettu lähettimen puolella) sitten PLL mistään vuoksi olisi ajanhukkaa - ja jos CLK ei vaiheittain siirtää lähettimen puolella DLL käynnissä olevat receier puoli LVDS ckl inputcould olla ok saada 90 asteen vaihe siirretään kelloa varten latching tiedot tuotantopanosten ...

 

[sunjimmy]

Yleisesti ottaen voidaan sanoa, Kyllä!

Mutta sinun on harkittava vinossa välillä databus ja kellosignaalin johtuu TX tai PCB jäljittää epätasapainon vaikutus.

 

[funster]

Tosiasiallisesti LVDS, data rate on yhtä 7x kello korko, joten meidän on käytettävä PLL on

moninkertaistaa panos kello 7 ja tuottamalla tietoa näytteen kello.

ystävällisin terveisinavt wrote:

Olen nähnyt, että monet yritykset toteuttaa niiden deseializer yksi PLL, kun sinun on n-bittinen laajuinen LVDS databus yhdellä extra kello linja.
miksi eivät he käyttävät kelloa suoraan syöttää puskuri?
Tarkoitan vinossa diferences välillä deifferent panos puskureina olisi rajoitettava ja PLL vain käyttöön ylimääräisiä Jitter, ei se?