Manuaalinen Paikka ja reitti

[sandeep_sggs]

Dear All, Voiko joku kertoa mitä merkitystä Manual "paikan ja reitin" vuonna Xilinx työkalut (käytän xilinx9.1) ja miten sitä yksityiskohtaisesti! On manuaalinen prosessi todella hyödyllinen ottaen Hyvä paikka ja reitti algoritmeja upotettu myyjällä `s työkaluja. Voin olla väärässä, joten oikaista minua, jos näin on asianlaita! Kaikki hyvä asiakirja tästä aiheesta on tervetullutta. plz tehdä mahdollisimman aikaisin ..

 

[pini_1]

Joskus kun suunnittelu saavuttaa korkea käyttöaste, työkalu saattaa olla ongelmia paikan ja reitin prosessi. Joten jotkut apua suunnittelija vaaditaan. On ainakin kaksi olemassa. Yksi vaihtoehto on käsin tehdä koko ongelmallinen koodi. Jos koodi on liian suuri, tämä lähestymistapa voi olla aikaa vievää virheenkorjaus ja ylläpitää. Toinen lähestymistapa voisi olla vain hieman auttaa työkalu. Tässä on esimerkki entinen design minun käyttää XILINX 96% käyttöaste. 1. Manuaalisesti Etsi FF laitteet tärkeimmistä sekvensserin keskellä. 2. Force kaikki hidas logiikka kuten LED logiikka olla sivussa (kaukana keskustasta). 3. Kokeile muutamia siemeniä ja nähdä valikoituja tuloksia. VHDL / Verilog / XILINX backend esimerkkejä osoitteessa http://bknpk.no-ip.biz/

 

[farhantariq]

No rakas kohtaus on vain, että myyjän tiemaksu General tool.ya thats mitä ammatillisia mutta Designer Vuorovaikutus Tee se tarkempi ja tehokkaampi.

 

[sanjay11]

se aina auttaa, jos ainakin design lohkot sijoitetaan manuaalisesti (lähellä niiden IO: n). Se keventää työkalun suurelta osin ja saavuttaa parempia ajoitus. Ei jokainen signaali ja moduuli on manuaalisesti käsitelty. Huipputason manuaalinen sijoittaminen korttelin (opastettu paikka ja reitti) johtaa vähemmän käyntiaika liian.

 

[victoria_jitesh]

Jotkut Tehtävät ja kiellot ON harkitsemaan samalla PAIKKA JA REITTI varvassandaalit ovat lähes ilmaiseksi FPGA Vuonna FPGA, ala kuluttaa design määritetään yleensä määrää combinational piiri, ei useita IP-ops. Pyri käyttäen 80-90% solujen siru. Jos käytät yli 90% solujen siru, sitten paikka-ja-reitti ohjelma ei ehkä pysty Reititä johdot liittää soluihin. Jos käytät vähemmän kuin 80% soluista, niin luultavasti: on optimoinnit, jotka lisäävät suorituskykyä ja silti sallia muotoilu sopii siru, tai olet käyttänyt liian paljon inhimillistä vaivaa optimoimalla pieni alue, tai mahdollisimman yrittää varmistaa, että kaikki IP ja OP käyttää samaa kelloa, sitten Kello Kello ei aseta mitään rajoituksia siitä, missä paikka-ja-reitti työkalu tuo ip-OPS ja portit. Jos eri ip-OPS käyttää erilaisia kelloja, sitten ip-OPS, jotka ovat lähellä toisiaan luultavasti tarvitse käyttää samaa kelloa. Käytä vain yhtä reuna kellosignaalin