me voimme viivästyminen RTL FPGA käyttö?

[cafukarfoo]

Hi Sir / Madam,

Me voimme pian arvo RTL että haluamme laittaa sisälle FPGA testausta?

On FPGA-synteesin menossa kunniaksi viivästyksen arvo?

Thanks in advance for your help.

aina @ (posedge CLK)
val_d <= # 1 VA;

 

[aomeen]

Do you mean like käyttää "odota 100ns" ja sitten FPGA kääntää sen todelliseksi viive!

No en ole varma, mutta dought se ...cafukarfoo kirjoitti:

Hi Sir / Madam,Me voimme pian arvo RTL että haluamme laittaa sisälle FPGA testausta?On FPGA-synteesin menossa kunniaksi viivästyksen arvo?Thanks in advance for your help.aina @ (posedge CLK)

val_d <= # 1 VA;

 

[Ring0]

No, viive rakentaminen ei synthesizeable.

 

[midovambir]

on mahdollista lisätä pian, mutta en suosittele sinulle
sillä ei ole vaikutusta, se vaikuttaa vain simulointi ei laitteistototeutus

 

[m_kartik]

odota lausunnot eivät tue synteesin avulla.Uskon, riippuu työkalu, se ilmoittaa virheestä.