Mikä on fasest logiikka gray2bin muunnin?

[elektrom]

Olen suunnittelussa async FIFO 512x32 on VIRTEX II ja totesi, että criticial polku on gray2bin muunnin.Alla on gray2bin toiminto käytin, Tiedätkö yhtään nopeammin logiikka?

toiminto GRAY2BIN (GRAYSLV: std_logic_vector) return std_logic_vector on
muuttuja BINSLV: std_logic_vector (GRAYSLV'range);
aloittaa
ja I GRAYSLV'range loop
jos I = GRAYSLV'left sitten
BINSLV (I): = GRAYSLV (I);
else BINSLV (I): = GRAYSLV (I) xor BINSLV (i 1);
end if;
end loop;
return BINSLV;
End Function GRAY2BIN;

 

[elektrom]

Pahoillaan.Oikeastaan minun on nopein logiikka Gray laskuri.Perinteinen arkkitehtuuri
1) gray2bin
2) binary lisäys
3) bin2gray

Tietääkö kukaan anyother tekniikkaa?

 

[TTY]

Toivottavasti tämä auttaa ....
http://www.dspguru.com/comp.dsp/tricks/alg/grayconv.htm

TTY ..

 

[r_e_m_y]

Hei,

kokeile tätä:

--------------
library IEEE;
käytön ieee.std_logic_1164.all;
käytön ieee.std_logic_arith.all;

Entity gray_cnt on
yleinen (
cnt_size: integer range 0-15: = 8
)
satama (
RST: in std_logic;
CLK: in std_logic;
snt: out std_logic_vector (7 downto 0)
)
lopussa gray_cnt;

arkkitehtuuri RTL ja gray_cnt on

signaali counter: std_logic_vector (cnt_size-1 downto 0);
signaali tog: std_logic;
vakio nolla: std_logic_vector (cnt_size-1 downto 0): = (others => '0 ');aloittaa

harmaa: prosessi (CLK, RST)
muuttujan i: integer;
aloittaa
jos (rst = '0 ') then
counter <= (others => '0 ');
tog <= '1 ';
elsif CLK = '1 'ja clk'event sitten
tog <= ei tog;
Jos tog = '1 'then
counter (0) <= ei counter (0);
muuten
Jos counter (0) = '1 'then
laskuri (1) <= ei laskuri (1);
end if;
for i in 2 (cnt_size-1) loop
Jos counter (i-1) = "1" ja laskuri (I-2 downto 0) = nolla (I-2 downto 0) then
counter (i) <= ei counter (i);
end if;
end loop;
end if;
end if;
Lopeta prosessi harmaa;

cnt <= laskuri;

varten;menestyksekkäästi on yhdistää ise<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Räpyttää" border="0" />

 

[Blackjack]

satamien
(
RST: in std_logic;
CLK: in std_logic;downto 0)

snt: out std_logic_vector (cnt_size-1
downto 0)
)
lopussa gray_cnt;

 

[r_e_m_y]

to BlackJack:

Oho

<img src="http://www.edaboard.com/images/smiles/icon_redface.gif" alt="Hämilleen" border="0" />jos se on ainoa vika minun suunnittelussa, että ei ole kovin paha

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Räpyttää" border="0" />