Tällä hetkellä meitä pyydetään muuntaa mallin kirjoitettu PLI on yksi SystemVerilog koska se on valittanut hidastaa simulointi aikaa. Haluan tietää, onko tämä lausunto on totta. Kiitos etukäteen.
kyllä, voit lyhentää simulointi käyttökerta SV, koska PLI nimeksi tulee joka kerta sitä käytetään! ja SV on käännetty Koko DUT ja testipenkki, joten se on nopeampi!
This site uses cookies to help personalise content, tailor your experience and to keep you logged in if you register.
By continuing to use this site, you are consenting to our use of cookies.
