Miksi aika tietotyyppi on 4-tilassa järjestelmän verilog?

[yourcheers]

Onko laitosta ei ole aavistustakaan, miksi TIME tietotyyppi on 4-tilassa System Verilog. On järkevää olla "Logic", "Reg" & "Integer" 4-tilassa. Mutta miksi aika?

 

[dave_59]

aika tietotyyppi on synonyymi reg [63:0] Tämä on miten se oli määritelty Verilog, jossa oli vain 4-tilan arvoja. Alunperin aika ja kokonaisluku oli un-kokoinen, jotta täytäntöönpano voisi valita koot, jotka olivat optimaalisia erityisesti täytäntöönpanoon, mutta myöhemmin kiinni 64-bittiä IEEE. SystemVerilog käyttöön 2-tila-arvot, mutta ei voinut muuttaa määritelmää aika Yhteensopivuuden syistä.

 

[yourcheers]

Hei Dave Rich, Kiitos selitys. Vain ihmiset, jotka näkivät kehitys SV voi vastata tähän. Kiitos avusta.