Miksi se ei synthesizable?

[trurl]

Hei, Voiko joku kertoa miksi seuraava koodi ei voi syntetisoida? Xilinx kertoo signaalin ACC ei voi syntetisoida.

 kirjasto IEEE; käyttää IEEE.STD_LOGIC_1164.ALL, käytä IEEE.STD_LOGIC_ARITH.ALL; kokonaisuus Mac on Port (IN1: in allekirjoittanut (11 downto 0); IN2: in allekirjoittanut (11 downto 0), CLK: in std_logic; RST: in std_logic; ACC: out allekirjoitettu (23 downto 0)); loppuun Mac, arkkitehtuuri käyttäytymisen Mac on signaali prod, Reg: allekirjoittanut (23 downto 0), alkaa prosessi (CLK, RST, IN1, IN2) muuttuvan summa: allekirjoitettu (23 downto 0); alkaa tuot

 

[bis_]

Kuvaile tyypin Xilinx laitetta käytetään. Seuraavan lausuman:

 ... jos (rst'event ja RST = '0 ') sitten ...

voi olla ongelma. Edge laukaisi reset on melko ei implementet useimmissa Xilinx laitteita. Sinun suunnittelu vaatii kaksi, reuna laukaisee panokset rekisteriin (RST ja CLK). Kokeile async reset. bis

 

[trurl]

Bis, kiitos. Koska olen aloittelija, voisitko selittää, mitä on "async reset" on se jotain tällaista ... if (RST = '0 ') sitten ...

 

[wael_sharkasy]

Tuo tämä rivi

 acc

 

[trurl]

Olen kokeillut sitä, se ei toimi minun kokeilla ainakin :-(

 

[omara007]

muuttaa kaikki (allekirjoittanut) signaaleja, jotta (std_logic ja std_logic_vector) signaaleja .. ja käyttää IEEE allekirjoitettu paketti tiedoston alkuun .. Yritä koota ja syöttää minua baq mitä u saada ..

 

[echo47]

Mielestäni bis_ on oikea. Useimmat flops, kuten Xilinx FPGA floppaa, ei ole reuna-laukaisi reset-tulo. Vaihdoin Edge laukaisema Reset: [color = blue] jos (rst'event ja RST = '0 ') sitten [/color] tavalliselle tasolle herkkä (asynkroninen) Reset: [color = blue] if (RST = '0 ') sitten [/color] ja nyt se syntetisoi vuonna ISE 9.1i.

 

[trurl]

Voit echo47: Olen jo kokeillut sitä, se syntetisoi, mutta tällä saan väärässä aaltomuodot minun suunnittelu. Thanks anyway.

 

[omara007]

[Quote = trurl] Hei, Voiko joku kertoa miksi seuraava koodi ei voi syntetisoida? Xilinx kertoo signaalin ACC ei voi syntetisoida.

 kirjasto IEEE; käyttää IEEE.STD_LOGIC_1164.ALL, käytä IEEE.STD_LOGIC_ARITH.ALL; kokonaisuus Mac on Port (IN1: in allekirjoittanut (11 downto 0); IN2: in allekirjoittanut (11 downto 0), CLK: in std_logic; RST: in std_logic; ACC: out allekirjoitettu (23 downto 0)); loppuun Mac, arkkitehtuuri käyttäytymisen Mac on signaali prod, Reg: allekirjoittanut (23 downto 0), alkaa prosessi (CLK, RST, IN1, IN2) muuttuvan summa: allekirjoitettu (23 downto 0); alkaa tuot

 

[nand_gates]

tässä on korjattu koodi!

 kirjasto IEEE; käyttää IEEE.STD_LOGIC_1164.ALL, käytä IEEE.STD_LOGIC_ARITH.ALL; kokonaisuus Mac on Port (IN1: in allekirjoittanut (11 downto 0); IN2: in allekirjoittanut (11 downto 0), CLK: in std_logic; RST: in std_logic; ACC: out allekirjoitettu (23 downto 0)); loppuun Mac, arkkitehtuuri käyttäytymisen Mac on signaali prod, Reg: allekirjoittanut (23 downto 0); alkaa tuot

 

[omara007]

[Quote = nand_gates] tässä on korjattu koodi!

 kirjasto IEEE; käyttää IEEE.STD_LOGIC_1164.ALL, käytä IEEE.STD_LOGIC_ARITH.ALL; kokonaisuus Mac on Port (IN1: in allekirjoittanut (11 downto 0); IN2: in allekirjoittanut (11 downto 0), CLK: in std_logic; RST: in std_logic; ACC: out allekirjoitettu (23 downto 0)); loppuun Mac, arkkitehtuuri käyttäytymisen Mac on signaali prod, Reg: allekirjoittanut (23 downto 0); alkaa tuot

 

[trurl]

Voit omara007: Kiitos. Lisäsin IN1 ja IN2 herkkyydestä luetteloon, koska Xilinx oli varoittamalla niistä puuttuu luettelosta.

 

[omara007]

[Quote = trurl] To omara007: Kiitos. Lisäsin IN1 ja IN2 herkkyydestä luetteloon, koska Xilinx oli varoittamalla niistä puuttuu luettelosta. [/Quote] sivuuttaa nämä varoitukset .. Yritä poistaa näitä panoksia ..

 

[vfdff]

jos (rst'event ja RST = '0 ') sitten ja elsif (clk'event ja CLK = '0') sitten ei voi käyttää samassa prosessissa!

 

[omara007]

Yritä koodi nand_gates on lähetetty ja sivuuttaa mitään varoitusta saat .. sitten kertovat aalto tulokset

 

[trurl]

Voit vfdff: Kiitos. Miksi näin?

 

[Alfred_zhang]

Mielestäni Xilinx allways syntetisoimaan xx lausuma "Jos (xx'event ja XX = '0 / 1 ')" kuin CLK pin FlipFlop, on vain yksi CLK PIN FF solussa. Joten ei pitäisi olla kaksi Tällaiset lausunnot yhden prosessin. Yksi prosessi viedään kello verkkotunnuksen.

 

[trurl]

Voit omara007: olen yrittänyt koodia, jotka mainitsitte. Aallot ovat väärässä, mac laite ei toimi kunnolla. Syy voin käyttää (rst'event ja RST = '0 ') ilmoitus, että minun täytyy tuottaa automaattisesti nollaa pulssi. Koska minun koodi ei synthesizable, voidaan voisit neuvoa miten luoda lyhyt RST pulssi välillä 2 CLK pulssien ajoittain joitakin määrä CLK pulsseja. Kiitos.

 

[omara007]

Kokeile suunnittelemalla yksinkertainen laskuri (CNT) .. Kun tämä laskuri laskee 2 kellojaksoa, puolustaa tietty signaalin, kutsukaamme sitä (xyz) .. Voit käyttää combinational "kun" lausunto määrittää arvo '1 '(xyz), kun (CNT) laskuri on sama (2) .. Sen jälkeen voit käyttää tätä signaalia "jos" lausunto pakottaa kaikki muut signaalit suunnittelussa on nolla .. mutta älä kutsu sitä nollaa ..