S
shiv_emf
Guest
Hei
Ennen kuin lähetät netlist tai GDSII tiedosto Fab ..
Suunnittelu on toteutettu FPGA aluksella ......jos tämä on totta sitten
y ovat FPGA aikavälillä hitaahkon kellot kuin ASIC?
Kun FPGA ei voi tarkistaa ajoituksen suunnittelu .......wht harkita mahdollista syytä toteuttaa suunnittelu FPGA?
kiitos
Shiv
Ennen kuin lähetät netlist tai GDSII tiedosto Fab ..
Suunnittelu on toteutettu FPGA aluksella ......jos tämä on totta sitten
y ovat FPGA aikavälillä hitaahkon kellot kuin ASIC?
Kun FPGA ei voi tarkistaa ajoituksen suunnittelu .......wht harkita mahdollista syytä toteuttaa suunnittelu FPGA?
kiitos
Shiv