mitään synteesi väline voisi muuntaa RTL koodi puhtaasti portti?

[asueee0]

kaikki synteesi väline voisi muuntaa RTL koodi puhtaasti porttiluku tason täytäntöönpanoa?

 

[Gliss]

Kokeile Magma Blast
http://www.magma-da.com/c/ @ WgnCXEhDu5aa./Pages/BlastCreate.html

 

[asueee0]

mutta näyttää siltä, että ei ole demo version lataaminen toisin kuin modelsim ja synplicity.

 

[SkyHigh]

Logic synteesi välineenä käytetään synthsized RTL kuvaus osaksi gate-taso netlist.Tällaisia välineitä voidaan Synopsys Design Compiler tai Design Vision, tai MentorGraphics LeonardoSpectrum.
Joten jos haluat RTL -> Gate, mitä muuta se voi olla lisäksi käyttämällä logiikkaa synteesi-työkalu on?

 

[asueee0]

HI, SkyHigh,

Kuulin, että suurin osa näistä työkaluista ja olen käyttäen synplify pro kuitenkin se toteuttaa RTL jotain että laite perustuu (kaikenlaisista FPGA venders) pikemminkin kuin primitiivinen porttiluku tasolla.Saat käytännön insinöörit, että on tietenkin se, mitä he haluavat, mutta HDL aloittelija kuten minä haluan nähdä, miten se näyttää puhtaasti porttiluku tasolla, siksi olen pyytänyt tällaista synthese työkalu.niin joku antaa joitakin vihjeitä?kiitos.

 

[Beetroots]

Katsokaa vaikka RTL mieltä Synplicity, it'll näyttää muotoilua geneeriselle RTL tasolla (eikä laite LUT-taso).

 

[SkyHigh]

Sikäli kuin tiedän, koska olen käyttänyt niitä ennen, LeornardoSpectrum and Design Compiler / Vision on useita katselu tasoilla, siru tai järjestelmän tasolla, osan tasolla, alas portille tasolla, jossa voit nähdä yhteenliitännät on lukemattomia portit alkaen panos tuotokseen.Se myös korostaa kriittisen polun!Olen varma, että muita kilpailukykyisiä työkaluja kuten Synplicity on sitä.Olen kuullut Synplicity koska yksi ystäväni käyttää sitä FPGA-pohjainen projekti, jonka automative säätöjärjestelmän käyttäen CAN.

 

[louisnells]

Kokeile Xilinx WebPack tai ModelSim.

asueee0 wrote:

kaikki synteesi väline voisi muuntaa RTL koodi puhtaasti porttiluku tason täytäntöönpanoa?