Mitä asioita pitää mielessä, kun assignning nastat CPLD ennen vakuutusmatemaat aldesign

[vsheladiya]

Hei kaikki, minun pitää antaa CPLDs pin toimeksiantoja järjestelmän suunnittelua ryhmä ennen sen suunnitteluun todellisuudessa. Voiko joku auttaa minua minkä tyyppinen asioita minun pitäisi pitää mielessä aikaan nastaliitäntää? Tai voin antaa sitä satunnaisesti? Kiitos jo etukäteen.

 

[SkyHigh]

Varo: 1. Virta, Lähtö tai tulo (voidaan lukittuun tai passiivinen), Bi-suunnassa In & Out (yleensä tietojen bussi luku-ja kirjoitusoikeudet) 2. 3.3V (ehkä 2.5V ja 1.8V, jos saatavilla CPLD. FPGA yleensä on). 3. Tiedän, että jotkut CPLDs antaa sinulle mahdollisuuden käyttää Tri-State, Open-Drain ja jopa Schmitt-trigger. Oletus on CMOS-asemaan. Riippuen tuotemerkin ja sarjan CPLD käytät, sinulla saattaa olla hieman erilaisia vaihtoehtoja, mutta yleensä perus-pin I / O-standardin niistä.

 

[vsheladiya]

otherthan tämä Entä ajoitus? Onko mitään vaikutusta nastaliitäntää suunnittelu ajoitus tai sijoitus?

 

[SkyHigh]

Ajoitus ja sijoittelu ei ole mitään tekemistä nastaliitäntää. Ajoitus (nousu-ja laskuajat) määräytyy kuorman (esim. tuuletin ja tuuletin) ja puskuri I / O (vakio kuljettaja CPLD että et voi muuttaa). Sinun pitäisi olla enemmän huolissaan ryhmittely toimiva signaaleja (addr, data, R / W, Kuittaus, Salli, valitse jne.) oman design parantaa suorituskykyä kuten signaalin eheys, EMI ja helppous PCB sijoitus.

 

[vsheladiya]

En puhu ajoitus nousu-ja laskuajat, pyydän perustaa ja pitää ajan vaatimus. se vaikuttaa pin sijoitus?

 

[SkyHigh]

Sitten pitäisi olla täsmällisempi pyytämällä Ajoitus rikkominen, koska kun sanoit Ajoitus on hyvin laaja aihe. Kun se tulee Setup ja Pitoaika rikkominen ja vaatimus, sinun pitäisi olla huolissasi VLSI, jos ei ASIC suunnittelun, tarkistamalla staattinen ajoitus analyysi perusteellisesti. Ja sinun on parasta varmistaa, että testi vektorit ovat kaikki nämä todentaa. Pin sijoittelu ei ole mitään tekemistä setup ja pitoaika. On logiikka (jos glitches tai kilpailutilanteita), kriittisen polun, verkkotunnuksen kellon (jitter mahdollisesti riippuen kellon layout) että käytät omassa VLSI (tai ASIC), jotka määräävät, jos rikot setup alhaalla. Vuonna CPLD, voit vain parantaa algoritmi suunnittelu (tai rakenteelliset) parantaa setup ja pitoaika. Et voi valvoa mitään muuta.