Mitä eroa on "<=" ja "=" in Verilog?

[bcdeepak]

Olen uusi verilog plz selkeä minun epäillä .......... määrittää meidän täytyy käyttää ..... määrittää b

 

[darylz]

Tarvitset hakuteos aloittelija, mielestäni tämä kirja on hyötyä sinulle: http://www.edaboard.com/viewtopic.php?t=255882&highlight=verilog tai http : / / www.edaboard.com/viewtopic.php?t=251491&highlight=verilog

 

[YenYu]

 

[bcdeepak]

tarkistaa kunto, mielestäni meidän on käytettävä == "0" ??????

 

[no_mad]

Hei, tutustu alla olevaa linkkiä: http://www.edaboard.com/ftopic266595.html Joku jo toimittaa myös tässä yhteydessä. Lue vastaukseni. Kerrothan, jos u on vielä kysyttävää.

 

[YenYu]

Katso tämä ... Se gif u enemmän ajatuksia toimijoiden ja enemmän ...

 

[bcdeepak]

kiitos sain esto ja ei-esto differece. minun toinen epäily on ... jos haluamme antaa jotain arvoa ........ Milloin käytämme määrittää b

 

[dinaganesh]

Hei ystäväni! määrittää =; on määrittämällä operaattori verilog vain VHDL se tulee niin

 

[omara007]

menettelyllisenä tehtävän, voit käyttää määrittää ja et voi käyttää sitä .. mutta menettelyn ulkopuolella (aina tai alkuperäinen): Et voi määrittää arvon signaalin ilman (määritettävissä)

 

[jason99pan]

[Quote = bcdeepak] kiitos sain esto ja ei-esto differece. minun toinen epäily on ... jos haluamme antaa jotain arvoa ........ Milloin käytämme määrittää b