N
naveen_zs
Guest
Miten voin tehdä differer välillä kellon gatting portti (esim: NAND) yksinkertaisiin Gate Huomaa: Jos olen käyttänyt Synopsys DC työkalu synteesi
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
V
viju
Guest
Hei Naveen, Jos kirjasto on Kello ruiskutusalueen solu, sitten DC voi päätellä kellon gating automaattisesti (jos sallit kello gating yhteenvetoraportillanne).
N
naveen_zs
Guest
[Quote = viju] Hei Naveen, Jos kirjasto on Kello ruiskutusalueen solu, sitten DC voi päätellä kellon gating automaattisesti (jos sallit kello gating yhteenvetoraportillanne). [/Quote] Kiitos Viju Sain olla Kysymykseni hyvin selkeästi (minun epäilystäkään analysoi raportit PT-STA) Näen rikkomisesta 30 + NS (12 ns on minun suunnittelu - kellon aika), kun kytkin CLOCK gatting PÄÄLLÄ PT, miten voin tulkita onko tämä kelvollinen vai ei
H
HolySaint
Guest
se voi luoda kellon nopeasti, jotta nopea solu ei pitäisi asettaa kellon gating että vain uskon