miten 3GIO PHY suunnittelu?

[andy2000a]

Kuten tiedätte, Serial-ATA on 1.5Gbits ..
ja joku kertoi minulle, käytä 750MHz PLL (sekä syrjä) ja saada sitä ..
vaan toinen ihmiset kertoivat minulle käyttö 3 GHz PLL varten lukittuvalla 1.5G tiedot

joka architerture on oikein?
miten 3G-IO suunnittelu?

 

[kyrandia]

varmasti molemmat arch on oikeassa siinä, että 750:
n tarve monen vaiheen (dll) CDR.