miten kirjoittaa alla verilog koodi VHDL

[tarkyss]

b = {1'b1}, ei ole vakio

 

[Kukaz]

b

 

[tarkyss]

b on std_logic_vector esimerkiksi = 4 niin b = 1111

 

[echo47]

En tiedä paljon VHDL, mutta Verilog mielestäni [color = brown] b = {1'b1}; [/color] on syntaksivirhe. Ehkä te tarkoitatte [color = brown] b = {{1'b1 }};[/color] mutta se on virhe myös, jos toistoa kerroin [color = brown] [/color] ei ole vakio.

 

[tarkyss]

Anteeksi, on constan määritellään "määritellä

 

[Kukaz]

sillä minä vuonna 0-1 silmukka b (I)

 

[echo47]

Vai jotain tällaista: b

 

[aji_vlsi]

Kokeile VHDL aggregaatteja sitä. Lue FAQ: www.vhdl.org/comp.lang.vhdl/ Jos tämä "" määrittelee koko "b", niin yksinkertaisesti: b '1 '); HTH Ajeetha www . noveldv.com