miten kirjoittaa kellon gating koodi verilog?

[feel_on_on]

kun synteesiä Design Compiler, miten kirjoittaa kellon gating koodi verilog. sitten .......... insert_clock_gating, voi synteesi SNPS_CLOCK_GATE_HIGH ....

 

[avimit]

te dont hankkia jotta tweak tai vaihtaa verilog koodin lisätä Kello portit suunnittelu kääntäjän automaattisesti tehdä sen sinulle, jos sinun design / code antaa dc mahdollisuus tehdä niin
kr,
avi
http://www.vlsiip.com

 

[jarodz]

Kun tuotanto FF palautteen hänen panos, sythesis työkalu voi muuttaa lisätä kellon gating soluun kellon verkosta PIN ja FF.

Ystävällisin terveisin,
Jarod

 

[lordsathish]

hi ...Voisitteko selittää minulle, mitä tarkalleen on kellon gating ...
sikäli kuin tiedän "kellon signaali syötetään moduuleja suunnittelun kautta portit, jotka valvovat moduulit toimivat" ...ja olen myös kuullut, että se ei yleensä ole suositeltavaa käyttää kellon gating ... miksi se on niin ...?

 

[rauhallisia]

joitakin erilaisia esimerkkejä tästä asiasta, voit
ne löytyvät www.

 

[Wenf.Yeh]

tässä kirjassa
toivoo apua!
Anteeksi, mutta sinun täytyy kirjautua nähdäksesi tämän liitteen

 

[master_picengineer]

Thanks Wenf.Yeh!