miten löydät kellon glitches

B

BoTig

Guest
Hi all,

Olen suunnittelussa kello moduuli ASIC.Tämä on ensimmäinen kokemus kello moduulin suunnittelu.Saat synteesi Olen käyttäen Design Compiler.I dont osaat antaa rajoituksia syntyy kellot.Voiko joku antaa minulle info.

Myös se Mahdolliset tarkistaaksesi kanssa Design Compiler glithes on tuotettu kellot.
Tai ainoa tapa on post synteesi simulointi?

Kiitos paljon.

 
Se lisää yksinkertainen sitten PLL.

Olen 2 eriaikaisesti kello tuotantopanoksia ja 5 kello lähtöihin.

Se on vain kellon jakaja.Se ei ole dificult moduuli Ymmärrän.Mutta se olisi häiriö ilmaiseksi.Olen jo suunniteltu moduuli ja sen työskentelee toiminnallinen simulointi.
Mutta I dont tiedämme sen jälkeen synteesiä.

 
Hei,
Jos käytät Asynchrous portit (eli Muller Gates)
kyseinen moduuli eikä syntesoiduista ja silmukat ovat apear.Else, anna lisätietoja kiitos.
Terveisin,
Master_PicEngineer

 
Hei,

Jos haluat olla rehellinen I dont tiedä, mitkä ovat Muler Gates

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

(jos sinulla on joitakin linkkejä on hyvin arvostettu

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

)

Olen käyttäen asynchrous portit, mutta ei ole mitään silmukoita.
Se voi olla syntesoiduista olen yrittänyt.

Mutta I dont tiedä, kuinka tarkistaa tai rajoitus kello moduuli.Miten voin olla varma että se toimii IC?

Kiitos.
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia

 
Hei,
Yhdistetyt rajoittava mallit doc
Hope se auttaa.
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia

 
Lisätoiminnot materiaalia Asynchronous Circuits Design:

http://www.mrc.uidaho.edu/mrc/people/jff/540/index.html
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top