X
xtcx
Guest
Hi friends!, minulla on ongelma, jossa minun pakkauksenhallinta lähettää ja vastaanottaa tietoja 2MHZ sclk (codec sisäinen) clk.It toimii päällikön ja siten sclk (at) 2MHz ei ohjata ulkoisten keinoin.I'll selittää vaiheissa.
1) Olen lukenut \ kirjoittaa codec @ 2MHz sclk (codec CLK, Master) on samaan aikaan SDI-SDO
2) codec kirjoittaa 32-bittinen tietoja Tx_buffer ja lukee 32-bittinen tiedot Rx_buffer (FPGA)
3) Kun olet lukenut 32-bittiä (1 kuva) ja 16us, pakkauksenhallinta menee tyhjäkäynnille till 64us.
4) Tämä idleaikaa vastaamaan näytteenotto aika, joka on 16kHz (64us).
5) koodekki lukee \ kirjoittaa tietoa @ 2MHz vain tai se ei toimi
6) LUE: At 17us, kun koodekki pysäkit kirjallisesti \ käsittelyssä, aloitan lukeminen Tx_buffer (rinnakkain sarja) @ 1Mbps käyttää FPGA CLK @ 1MHz.Joten lopuksi kokonaan minun toiminnassa 48us.Remaining 16us on vapaa
7) kirjoittaa: At 17us, kun koodekki pysäkit kirjallisesti \ käsittelyssä, aloitan kirjallisesti RX_buffer (sarja rinnakkaisiin) @ 1Mbps käyttäen FPGA CLK (at) 1MHZ.Taas Päätän kuluessa 48us.
8) Sekä 1MHz lue \ kirjoita Tx_buffer ja Rx_buffer tapahtuu vuodesta 17us ja 48us (32-bittinen @ 1MHz).
9) Tämä toiminto on ikuisesti.
Kyse on siitä, että sillä koodekki kellon 2MHz ei ole tarkkoja verrattuna FPGA CLK, FPGA kellon siirtyy nopeammin codec CLK.Tämän vuoksi löydän puuttuvat tiedot jonnekin ... Jos en yksinkertaisesti korvata FPGA 1MHz on koodekin n (2MHz \ 2 = 1MHz) 1MHz CLK, niin olen voinut saan oikean äänen ulostuloa ... Mitä couldbe tarkkaa syytä ?.... Onko tämä ongelma asynkronisen toiminnan ?.... Eikö kellot synczing oikein ?.... Jos kaikki toiminta tehdään käyttäen koodekkia Sclk, niin en löydä mitään ongelmia.
Onko kellään kohtaavat tämän ongelman?tai on jokin idea liittyy tähän? ... Onko käyttäen FIFO voisi ratkaista ?..... Kiitos
1) Olen lukenut \ kirjoittaa codec @ 2MHz sclk (codec CLK, Master) on samaan aikaan SDI-SDO
2) codec kirjoittaa 32-bittinen tietoja Tx_buffer ja lukee 32-bittinen tiedot Rx_buffer (FPGA)
3) Kun olet lukenut 32-bittiä (1 kuva) ja 16us, pakkauksenhallinta menee tyhjäkäynnille till 64us.
4) Tämä idleaikaa vastaamaan näytteenotto aika, joka on 16kHz (64us).
5) koodekki lukee \ kirjoittaa tietoa @ 2MHz vain tai se ei toimi
6) LUE: At 17us, kun koodekki pysäkit kirjallisesti \ käsittelyssä, aloitan lukeminen Tx_buffer (rinnakkain sarja) @ 1Mbps käyttää FPGA CLK @ 1MHz.Joten lopuksi kokonaan minun toiminnassa 48us.Remaining 16us on vapaa
7) kirjoittaa: At 17us, kun koodekki pysäkit kirjallisesti \ käsittelyssä, aloitan kirjallisesti RX_buffer (sarja rinnakkaisiin) @ 1Mbps käyttäen FPGA CLK (at) 1MHZ.Taas Päätän kuluessa 48us.
8) Sekä 1MHz lue \ kirjoita Tx_buffer ja Rx_buffer tapahtuu vuodesta 17us ja 48us (32-bittinen @ 1MHz).
9) Tämä toiminto on ikuisesti.
Kyse on siitä, että sillä koodekki kellon 2MHz ei ole tarkkoja verrattuna FPGA CLK, FPGA kellon siirtyy nopeammin codec CLK.Tämän vuoksi löydän puuttuvat tiedot jonnekin ... Jos en yksinkertaisesti korvata FPGA 1MHz on koodekin n (2MHz \ 2 = 1MHz) 1MHz CLK, niin olen voinut saan oikean äänen ulostuloa ... Mitä couldbe tarkkaa syytä ?.... Onko tämä ongelma asynkronisen toiminnan ?.... Eikö kellot synczing oikein ?.... Jos kaikki toiminta tehdään käyttäen koodekkia Sclk, niin en löydä mitään ongelmia.
Onko kellään kohtaavat tämän ongelman?tai on jokin idea liittyy tähän? ... Onko käyttäen FIFO voisi ratkaista ?..... Kiitos