Miten ottelussa PNP CMOS prosessissa

[bluesmaster]

Haluan käyttää PNP vakio CMOS prosessissa levelshift.Entä ottelun?
se saa saman ottelun kuin pystysuora PNP on BiCMOS prosessissa?
En ole varma sää ottelu suhteessa GM.Vuonna BiCMOS, gm PNP on
erittäin korkea.Joten offset on pieni.Mutta vakio prosessissa, se on hyvin pieni.
Kuka tahansa voi arvioida ottelussa irtotavarana BJT, ja vaikutus Bandgap design aiheuttama epäsuhta.

 

[waxtomato]

Kuten tiedätte, useimmat bandgap CMOS prosessissa on toteutettu sivuttais PNP.Ottelu on hyvä, jos saat hyvän asettelun jopa beta on aika puhaltaa noin 15 ~ 30

 

[standup]

waxtomato kirjoitti:

Kuten tiedätte, useimmat bandgap CMOS prosessissa on toteutettu sivuttais PNP.
Ottelu on hyvä, jos saat hyvän asettelun jopa beta on aika puhaltaa noin 15 ~ 30

 

[pit1000]

Sinun tulisi käyttää vastaavia muuttujia, että tehdas, joka on menossa tekemään hankkeeseen.Pääsääntöisesti ne on kuvattu prosessi eritelmässä.Suurin osa valimoiden tarjoaa suurimman PNP kanssa ennalta asettelua.On tarpeen kiinnittää huomiota, että vastaavat parametrit vaihtelevat IE ja IC.Jos olet parametrien vain arvio korko, on mahdollista käyttää seuraavia:

sigma (dVbe) = 0.1mV Sigma (DIC / IC) = 0,25% sigma (dib / Ib) = 0,5%

 

[jinnose]

bluesmaster kirjoitti:

Haluan käyttää PNP vakio CMOS prosessissa levelshift.
Entä ottelun?

se saa saman ottelun kuin pystysuora PNP on BiCMOS prosessissa?

En ole varma sää ottelu suhteessa GM.
Vuonna BiCMOS, gm PNP on

erittäin korkea.
Joten offset on pieni.
Mutta vakio prosessissa, se on hyvin pieni.

Kuka tahansa voi arvioida ottelussa irtotavarana BJT, ja vaikutus Bandgap design aiheuttama epäsuhta.