A
Amr El Dieb
Guest
Olen työskennellyt suunnittelu, joka käyttää joitakin hylsyjä vuodesta DesignWare. Otin syntyy. V netlist päässä DesignWare ja aloittaa laskemisesta se minun huipputason ja aloittaa toteutusta FPGA. Olen käyttäen Xilinx ISE 7,1 tekemään täytäntöönpanoa, suunnittelu toimii hienosti, mutta haluan lisätä suorituskykyä se, niin haluan vain kysyä, onko mitään keinoa purkaa multi pyöräteiden suunnittelussa vuonna Xilinx ISE työkaluja niin kauan kuin minulla ei ole RTL-koodin??? Kiitos