Miten suunnitella Alhainen jitter Kello Data Converter?

[xdunicorn]

Omat tiedot Converter on AD9863. Omat ADC näyte kello souced päässä FPGA. Näyte Kello päässä FPGA ei ole puhdas. ADC näyte kello frequecy on 15Mhz.I huomaavat äänet tuodaan minun elimistö. Minulla on joitakin ongelmia noin Kello. Näyte kello voidaan peräisin FPGA? Jos ei, miten voin tehdä? Kiitos paljon.

 

[eda4you]

[Quote = xdunicorn] tietoni Converter on AD9863. Omat ADC näyte kello souced päässä FPGA. Näyte Kello päässä FPGA ei ole puhdas. ADC näyte kello frequecy on 15Mhz.I huomaavat äänet tuodaan minun elimistö. Minulla on joitakin ongelmia noin Kello. Näyte kello voidaan peräisin FPGA? Jos ei, miten voin tehdä? Kiitos paljon. [/Quote] Ensinnäkin oskillaattori niin lähellä muuntimen voit välttämiseksi EMC kytkimen myös saada enemmän värinää on CLK input nastat. värinää ja FPGA ei hätää siis FPGA voi olla kaukana ja kristalli oszi, mutta myös ei pitkälle -> muuten et edes enemmän ongelmia. Erilliset maahan ja tarjonnan erilliset. Liitä AGND ja DGND järjestelmätasolla tähden maahan lähellä virtalähdettä. En tiedä mikä on sinun Fs, mutta muistaakseni tämä ADC voi olla 12bit @ 80MSPS -> Siksi sinulla pitää olla jitter on Kideoskillaattorin niinkin alhainen kuin 1ps -> mikä on defenitely hyvin alhainen! Ole hyvä Kideoskillaattorin sellaisenaan von Wenzel Associates joiden rms värinää alla 0.5ps. Hope voisin auttaa.

 

[chinara]

Toinen tärkeä tekijä sinun tulee huolehtia on voimaa. Melu päällekkäisyyksiä valtaa lisää värinää. Joten lisätä kondensaattorin välillä vallan ja maahan pin ja tehdä teho kone ja maataso niin lähellä kuin possibl. Se auttaa hillitsemään melua lisäämällä prectect maahan vieressä kellon jäljittää. Ehkä myös pitäisi löytää melun lähde, tai on vaikea tukahduttaa melua kokonaan.

 

[elcielo]

http://www.edaboard.com/viewtopic.php?t=63602&highlight =