Miten synkronoida panoksia FPGA kanssa Kello

[electromaniac]

Hei kaikki

Voisitko auttaa minua

Olen tällä hetkellä työskentelevät hankkeen käyttäen Xilinx FPGA

suunniteltu moduuli on otettava bittiä sarjatuotantona ulkopuolelta FPGA "ulkoisista tuloista"

Nyt on kysyttävä, kuinka voidaan varmistaa, että tämän bit stream on synkronoitu kello, että lohko, joka on peräisin sisäinen kello on FPGA

Onko käyttäen Chipscope ajaa panoksia FPGA ratkaisee tämän ongelman erityisesti se on keskeinen kutsutaan VIO "virtuaalinen inpuy / tuotos"

tai minun käyttää ylimääräistä circuity tähän

Kiitos

 

[rberek]

No,
ette kerro meille paljon sinulle bittivirtaa.

Voit synkronoida sen ottamalla kello, joka ajaa laite, joka tuottaa bittivirtaa ja syöttämällä se teidän FPGA.Sitten voit käyttää PLL tai DCM veturina piiri, joka linkku teidän bittivirtaa.Tämä edellyttää myös et varmista, että olet levittää että kello huolellisesti hallituksen minimoida vinossa.

Tai sinun bittivirta voi olla lähde synkroninen, kun kello on lähetettävä yhdessä tiedot, ja voit käyttää sitä kellon näyte bittivirtaa.

Tai jos bittivirtaa kello ei ole käytettävissä, sinulla on asynkroninen käyttöliittymä ja sinun täytyy käyttää paljon korkeampi kellon kuin tietojen tuottamista varten, ja näytteen bittivirtaa ja havaita tietojen reunat ja rekonstruoida tiedot itse.RS232 toimii jotain tällaista.

Chipscope on virheenjäljitykseen työkalu laboratoriossa, ja se on tarkoitus käyttää kanssa Chipscope ohjelmisto.

rb

 

[omara007]

electromaniac wrote:Onko käyttäen Chipscope ajaa panoksia FPGA ratkaisee tämän ongelman erityisesti se on keskeinen kutsutaan VIO "virtuaalinen inpuy / tuotos"Kiitos