Miten tarkistaa DFT malleja

[questionmark]

Me täytäntöön Scan-ketjua, bist, Boundary Scan ja joitakin testimoodien useita IP (kuten PLL).Olemme kehittäneet oman TAP-ohjain ja laajentaa JTAG ohjeet bist varten.
Kysymykseni kuuluu: miten varmistaa eri malleja kunkin testin?Mielestäni olisi joitakin toimia sekä RTL tarkastus-ja Gate-tason simulointi.
On tarkempi, jossa testi on kehitettävä tarkastus ympäristön itsellemme ja jotka voivat aiheuttaa testbench by työkaluja.
Tahansa voi auttaa?Kiitos.

 

[yp0716]

Minulla ei ole paljon kokemusta, mutta uskon atpg avulla voi tulostaa testbench joka on verilog tiedosto.
Se voi olla simuloitu simuate työkaluja.Olenko oikeassa?

 

[newcpu]

Varten Scan ketju, voit suorittaa tarkastuksen kanssa muuttaa verilog testipenkin alkaen TertraMax.Varten bist ja JTAG, voit myös käyttää testbench alkaen liittyviä työkaluja.

 

[yln2k2]

Hei,

1) Laajennetut JTAG Ohjeet, Sinun tulee Laajenna JTAG malli sellainen, että
Se ajaa own'n ohjeita ja varmista, RTL käyttäytyminen on oikein ja ottaa samalla sen Gate tason simulaatioiden kanssa.

2) BSD - Uskon Työkalut luo testipenkki, jos luot oman BDS solun sinun täytyy luoda TB perusteella Matkapuhelimella logiikkaa.

3) Scan-ketjua, mielestäni ATPG työkalun Mentor voi riittää?terveisin
yln