Miten toteuttaa Kaari toimintoa Xilinix V4?

[omara007]

Hi folks

Yritän toteuttaa jako-toimintoa Xilinx V4.Tiedän, että vain kertoimet ovat sisäänrakennettu Toisin sanoen, se on toisin ASIC jonka voin vetää DW komponentti kerroin.

Onko kellään kiertää suunnittelussa välilevyt ja FPGA ilman todella koodin jopa jakajan käsin?

 

[sameem_shabbir]

On IP-ydin saatavilla Xilins ISE Core Generator nimellä "Pipline jakaja" tai "Harppi Generator" ja matemaattisia funktioita luokkaan.

Kuitenkin haittapuoli on, että koodia ei ole näkyvissä.