Miten tunnistaa korkean Z tilassa, VHDL

A

addn

Guest
hei

Miten tunnistaa korkean Z tilassa, VHDL

kuten jotkut ICS voidaan asettaa 3 eräänlainen tilan 1 panos nastainen

ex: syöttää PIN = "HI" -> Mode1
syöttää PIN = "LO" -> Mode2
syöttää PIN = "Korkea-Z" -> mode3

kiitos

 
Korkea impedanssi valtio on tunnustanut sen looginen vahvuuskatso tätähttp://eda.ics.es.osaka-u.ac.jp/jeita/eda/project/vhdl_project/fdl-final.PDF # search =% 22how% 20to% 20recognize% 20high% 20impedance% 20state% 20in% 20vhdl % 22

 
ei ole millään tavoin korkea Z VHDL varten syntizable malli

 
hei,

Iouri on oikeassa u ei voi syntetisoimiseksi korkea impedanssi.Olin kertoo u klo koodausstandardien mieltä.

Kiitos
Viswanadh

 
Hi friends,

Korkea Z Lisätään IEEE.std_logic_1164

Tarkasta nämä linkit.

h ** p: / / www.vhdl-online.de/tutorial/englisch/t_71.htm # pgfId-1017643

www.cs.du.edu/ ~ cag/courses/ENGR/ence3830/VHDL/Lectures/VHDL.PPT

Tiedoksesi, dia näkyy alla ...

Määritelty IEEE paketti nimeltään STD_LOGIC_1164 (normaali logiikka)
Sisältää 9-arvostettu STD_LOGIC tyyppi simulointi ja synteesi
U = pois
X = pakottaa tuntematon valtio
0 = pakottaa 0 taso (logiikka nolla)
1 = pakottaa 1 taso (logiikka yksi)
Z = korkean impedanssin
W = heikko tila, taso tuntematon
L = heikko 0
H = heikko 1
- = Ei ole väliä
STD_LOGIC alustaa tuntemattomiin

 
1.Vuonna VHDL tasolla simulointiin, Voit kirjoittaa VHDL varten vertailla panos kuin "Z".
2.Hi-Z ei merkitä synteesi."Z" on annettava kaksisuuntaisen nastainen.
3.Laitteistotunnistukseen FPGA ei suunnittelusta mielessä Hi-Z tilassa.Et siis voi toteuttaa FPGA.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top