miten tuotannon c ohjelman minun VHDL ohjelmaan

[subramanyam]

hii, olen tekemässä hankkeen muistiohjain, jonka yritän toteuttaa suunnittelua käyttämällä FIFO ja tilakoneet. Tämä rakenne toimii rajapintana nopean oheislaitteita lähettää purske dataa, ja hidas muistiin. olen toteuttanut suunnittelua VHDL. kun ulkoinen laite pyynnön luetaan muistiin, minun suunnittelu asettaa osoite osoiteväylällä muistia ja, kirjoittaa tietoja se laittaa osoitteen osoiteväylällä ja datan väylän. minun ongelmani on, haluan toteuttaa muistista linkitettyjen listojen C-kielellä. niin kun se ottaa tuon osoitteen ja tiedon siitä, miten voin saada heidät minun VHDL-testiohjelma. Ja kuinka voin yhdistää nämä kaksi, plz joku auttaa minua tästä. kiitos, subbu

 

[skyscar]

(1) voi tuottaa tiedot haluamasi C-ohjelmointi, ja sitten laittaa ne sinulle testipenkki kuin TestVector (2) Jos käytät unix, voit käyttää script kuten perl liittää toisiinsa hakemuksen vedoten systeemikutsu.

 

[shankarmit]

käyttäen C-ohjelman tulosteen tiedostoon ja voit lukea VHDL usign tiedosto on komennon .. thats helposti ja yleensä me seuraamme näin teollisuudessa .. Terveisin Shankar

 

[mpatel]

[Quote = subramanyam] hii, olen tekemässä hankkeen muistiohjain, jonka yritän toteuttaa suunnittelua käyttämällä FIFO ja tilakoneet. Tämä rakenne toimii rajapintana nopean oheislaitteita lähettää purske dataa, ja hidas muistiin. olen toteuttanut suunnittelua VHDL. kun ulkoinen laite pyynnön luetaan muistiin, minun suunnittelu asettaa osoite osoiteväylällä muistia ja, kirjoittaa tietoja se laittaa osoitteen osoiteväylällä ja datan väylän. minun ongelmani on, haluan toteuttaa muistista linkitettyjen listojen C-kielellä. niin kun se ottaa tuon osoitteen ja tiedon siitä, miten voin saada heidät minun VHDL-testiohjelma. Ja kuinka voin yhdistää nämä kaksi, plz joku auttaa minua tästä. kiitos, subbu [/quote] Vie C lähtö yhdeksi tiedostoksi. Soita tämä tiedosto VHDL-koodin. Tee tätä prosessia niin automaattisesti se tekee sen countinuously. Tämä on tavallinen ja simulointi. Normaalisti tällaista menetelmää käytetään testipenkki järjestelmän tason simulointi. siitä joudut käyttämään seuraavat kirjastot: KÄYTÄ IEEE.std_logic_textio.all, USE std.textio.all ja readline komento VHDL

 

[sakthi_tallika]

on käsite FLI (Foriegn kieli käyttöliittymä) yhdistää C malli ja VHDL-malli.

 

[hys]

Tutustu seuraavassa osoitteessa .... jotka voivat auttaa u käytössä FLI. http://www.lispworks.com/documentation/lwl42/FLI-U/html/fli.htm Terveisin, Harish http://hdlplanet.tripod.com http://groups.yahoo.com/group/hdlplanet

 

[umairsiddiqui]

[Quote = HYS] Katsele seuraavasta osoitteesta .... jotka voivat auttaa u käytössä FLI. h ** p :/ / www.lispworks.com/documentation/lwl42/FLI-U/html/fli.htm Ystävällisin terveisin, Harish h ** p :/ / hdlplanet.tripod.com h ** p :/ / ryhmät .yahoo.com / group / hdlplanet [/quote] FLI viitattu on linkki liittyy LISP ei VHDL. VHDL FLI on erilainen ... Se on osa VHDL standardia ja tukee VHDL-simulaattorit (tai että tuki yhdistelmä sim). Lainaus ModelSim ® SE Foreign Language Interface V ers io n 6. 1 e Pu blished: M arch 2 0 0 6

FLI rutiinit ovat C-kielen funktiot, jotka tarjoavat menettelyyn pääsy tiedon HDL simulaattori. Käyttäjän kirjallisella hakemuksella voi käyttää näitä toimintoja kulkemaan hierarkian HDL suunnittelu, saada tietoa ja asettaa arvot VHDL kohteiden suunnittelussa, saada tietoa simulointi ja ohjaus (jossain määrin) simulointi aikavälillä. Otsikkotiedosto mti.h externs kaikki FLI toimintoja ja tyyppejä, joita voidaan käyttää FLI sovellus.