Miten tutkia verilog -

F

flushrat

Guest
Olen beginer on verilog-.Haluan kirjoittaa joitakin käyttäytymisen mallin analogisia moduuleja, kuten näyte / pidä / DD / etc Plz ehdottaa minulle hyviä viite.

 
suunnittelu järjestelmä käyttää sitä, jotta voit tehdä enemmän

 
Check this site:

http://www.designers-guide.com/VerilogAMS/

 
Helpoin tapa löysin on luoda yksinkertainen järjestelmä, ja luo estää VA.
Big auttaa (mielestäni) ovat verilog mallin mukaisesti poljento.Minulla on tapana tehdä niitä, disect niitä ja tehdä omat jutut.

 
Mielestäni tapaustutkimus on hyvä, olen kerran nähnyt tapaustutkimus, jonka poljento nimeltä "ylhäältä alas Mallinnus ja Test Bench kehittämisen tarkastus Case Study: Pipeline ADC", se on melko hyvä

 
Mielestäni voit alkaa noin yksinkertaisia piireistä ennen writting / D

 
on kirja Ken kundert nimeltään "Suunnittelijan opas Verilog-AMS" Se on erittäin mukava yksi aloittelijoille

 
Käytin sitä ennen.itse voit vain kopioida nykyisen kirjaston soluja ja muokata sitä mitä tarvitset.kuten yksinkertainen C-ohjelma

 

Welcome to EDABoard.com

Sponsor

Back
Top