$ Monitorijärjestelmä tehtävä verilog

[ASIC_intl]

Miksi on $ seurata aina kirjallista sisällä ensimmäinen lohko?

 

[zjushmily]

verilog syntaksi ....

 

[ASIC_intl]

Verilog syntaksi ei sano, että $ seurata aina sisällä ensimmäinen lohko. Syntaksi sanoo vain noin $ seurata.

 

[kulkarni_saurabh]

Hei ASIC_intl, $ seurata, kun vedotaan, seuraa jatkuvasti arvoja muuttujat / signaalit määritelty parametriluettelossa ja näyttää kaikki parametrit luettelossa aina arvo jonkin muuttujat / signaalit muutoksia. Koska järjestelmä tehtävän tarkkailee jatkuvasti arvoja, se tarvitsee turvautua vain kerran ja näin, se on tyypillisesti vedota ensimmäisen korttelin jälkeen ensimmäinen lohko on myös vedottu vain kerran pituus simulointi. Kuitenkaan ole tarpeen, että $ monitori selvitys on vedonnut kautta alkuperäisen lohko. Voit vedota siihen mitään menettelyllisiä lohkon (kuten aina lohko). Itse asiassa, siihen voidaan vedota useita kertoja yhdessä $ monitoron ja $ monitoroff lausuntoja. Toivottavasti tämä auttaa. Terveisin, Saurabh

 

[madhavisai]

Sitä käytetään nähdäksesi lähdöt tekstimuodossa konsolilla

 

[ramana459]

Voimme käyttää $ seurata ja $ esillä verilog Tämä $ näytössä näkyy ulostulo kun muuttujat muuttuvat arvot ajan suhteen, $ näyttö on kuin printf lausuman C-kielellä.