Muisti mallinnus RTL käyttäen Verilog - apua kaivataan

[rockskuller]

Minun täytyy syntetisoida Opetus ja Data muistimoduulit. Miten se voidaan mallintaa RTL käyttäen Verilog. Itse asiassa toimintatapojen muisti mallintamiseen käytän reg [wordsize: 0] array_name [0: arraysize]

 

[pini_1]

Hei Tämä on mitä olen tehnyt järjestelmästä C. Jos se auttaa .... # Seuraavassa on malli Dual Port RAM. # Lukenut on asynkroninen ja kirjoitustaito synkroninen. # Testi-penkki generaattori on myös mukana. .... http://bknpk.no-ip.biz/SCdpram/SCdpram.html

 

[rockskuller]

Kiitos paljon!

 

[rsqf]

Hei, voit käyttää joitakin työkaluja tuottaa muisti mallinnus. lukien kaikki muotoa

 

[pini_1]

Onko nämä työkalut luovat muisti mallina järjestelmän C.

 

[rockskuller]

@ rsqf Voitko mainita näitä työkaluja nimi?

 

[rsqf]

[Quote = rockskuller] @ rsqf Voitko mainita näitä työkaluja nimi? [/Quote] kuten Artisan muisti kääntäjä, Xilinxin mempry kääntäjä.