multi source virheet

A

andrew257

Guest
Hei kaikki,

Saan virheilmoituksen, kun yritän kääntää minun verilog koodia.

Se viittaa monen lähteen.Nyt näen, jos virhe esiintyy, mutta i-kirjain dont osata kuinka jotta fiksoida se.

periaatteessa olen lähdöt 3 moduulien kaikkia yhdistää samaan tuloon toisen moduulin.

esim.

output1 ----------|
output2 ----------|----------- input1
output3 ----------|

Onko pois ympärillä?

kiitos

 
Päin olisi harkittava, mitä yrität saavuttaa.Osoittaneet rakenne on looginen mahdotonta.Siirtymisenä kolmeen suuntaan rinnakkaisia.

 

Welcome to EDABoard.com

Sponsor

Back
Top