T
ttspice
Guest
A nice artikkeli S * lveNet:
###############################################
# Tämä on esimerkki DC tcl komentojonoja, joita voidaan käyttää ylhäältä alas-tai
# alhaalta ylöspäin virtaa lohko / moduulin tason synteesin.Tämä komentosarja toukokuu
# ei aina onnistu parhaalla mahdollisella QOR kuten jotkut muuttujan
# käytännöissä ovat melko suunnittelu erityinen.
#
# Tämä skripti pitäisi antaa teille hyvälaatuisia out-of-the-box QOR varten
# aggressiivinen ajoitus / alue vaatimukset.Muuta / päivittää
# script huomioon ympäristön asennus ja suunnittelun tavoitteita.
###############################################asettaa aikavälillä tim_area_qor
asettaa TOP_DESIGN my_design
# täyttäkää asianmukaisiin haku polku ja lib / RTL käyttö
asettaa MY_SOURCE path_to_source
asettaa search_path [concat [luettelo [muotoon "% s% s" $ MY_SOURCE]] $ search_path]
asettaa CELL_LIB_DIR path_to_lib
asettaa RAM_LIB_DIR path_to_RAM
asettaa search_path [concat [luettelo $ CELL_LIB_DIR $ RAM_LIB_DIR] $ search_path]
asettaa target_library [luettelo my_tech_lib.db]
asettaa link_library [luettelo my_link_lib.db]
asettaa synthetic_library [luettelo dw_foundation.sldb]
asettaa link_path [concat [concat [concat [lista * standard.sldb] $ target_library] $ link_library] $ synthetic_library]
# lukea suunnittelu
read_verilog *. v
current_design $ TOP_DESIGN
linkki
# lähde alkuun (ryhmä / moduuli) tasolla rajoituksia (kellot, panos / tuotos-viive jne.)
source-echo-verbose .. / top.cons
source-echo-verbose .. / false_paths.cons
set_wire_load_model-name "realistic_WLM"-kirjasto "my_tech_lib"
set_wire_load_mode "ylös"
# kääntää virtauksen
current_design $ TOP_DESIGN
# Please refere että mies sivuja tiedot komennon käyttö
# voit vaihdella pyyntiponnistukset riippuen suunnittelua tavoitteiden ja tulosten analysointi
asettaa dw_prefer_mc_inside totta
asettaa hlo_resource_allocation area_only
asettaa hlo_resource_implementation area_only
asettaa compile_seqmap_synchronous_extraction totta
asettaa compile_sequential_area_recovery totta
asettaa compile_new_boolean_structure totta
set_structure totta-boolean true-boolean_effort korkean ajoitus väärä
# Ota Design Compiler Ultra optimoinnit
set_ultra_optimization totta
set_boundary_optimization $ TOP_DESIGN
set_max_area 0-ignore_tns
uniquify
kokoamaan-map_effort med-area_effort korkea
report_timing
report_area
kokoamaan-incr-map_effort korkea
report_timing
report_area
ungroup-kaikki-väljähtyä
kokoamaan-incr-map_effort korkea
report_timing
report_area
kirjoittaa-h-o $ run.dc.db
exit
###############################################
# Tämä on esimerkki DC tcl komentojonoja, joita voidaan käyttää ylhäältä alas-tai
# alhaalta ylöspäin virtaa lohko / moduulin tason synteesin.Tämä komentosarja toukokuu
# ei aina onnistu parhaalla mahdollisella QOR kuten jotkut muuttujan
# käytännöissä ovat melko suunnittelu erityinen.
#
# Tämä skripti pitäisi antaa teille hyvälaatuisia out-of-the-box QOR varten
# aggressiivinen ajoitus / alue vaatimukset.Muuta / päivittää
# script huomioon ympäristön asennus ja suunnittelun tavoitteita.
###############################################asettaa aikavälillä tim_area_qor
asettaa TOP_DESIGN my_design
# täyttäkää asianmukaisiin haku polku ja lib / RTL käyttö
asettaa MY_SOURCE path_to_source
asettaa search_path [concat [luettelo [muotoon "% s% s" $ MY_SOURCE]] $ search_path]
asettaa CELL_LIB_DIR path_to_lib
asettaa RAM_LIB_DIR path_to_RAM
asettaa search_path [concat [luettelo $ CELL_LIB_DIR $ RAM_LIB_DIR] $ search_path]
asettaa target_library [luettelo my_tech_lib.db]
asettaa link_library [luettelo my_link_lib.db]
asettaa synthetic_library [luettelo dw_foundation.sldb]
asettaa link_path [concat [concat [concat [lista * standard.sldb] $ target_library] $ link_library] $ synthetic_library]
# lukea suunnittelu
read_verilog *. v
current_design $ TOP_DESIGN
linkki
# lähde alkuun (ryhmä / moduuli) tasolla rajoituksia (kellot, panos / tuotos-viive jne.)
source-echo-verbose .. / top.cons
source-echo-verbose .. / false_paths.cons
set_wire_load_model-name "realistic_WLM"-kirjasto "my_tech_lib"
set_wire_load_mode "ylös"
# kääntää virtauksen
current_design $ TOP_DESIGN
# Please refere että mies sivuja tiedot komennon käyttö
# voit vaihdella pyyntiponnistukset riippuen suunnittelua tavoitteiden ja tulosten analysointi
asettaa dw_prefer_mc_inside totta
asettaa hlo_resource_allocation area_only
asettaa hlo_resource_implementation area_only
asettaa compile_seqmap_synchronous_extraction totta
asettaa compile_sequential_area_recovery totta
asettaa compile_new_boolean_structure totta
set_structure totta-boolean true-boolean_effort korkean ajoitus väärä
# Ota Design Compiler Ultra optimoinnit
set_ultra_optimization totta
set_boundary_optimization $ TOP_DESIGN
set_max_area 0-ignore_tns
uniquify
kokoamaan-map_effort med-area_effort korkea
report_timing
report_area
kokoamaan-incr-map_effort korkea
report_timing
report_area
ungroup-kaikki-väljähtyä
kokoamaan-incr-map_effort korkea
report_timing
report_area
kirjoittaa-h-o $ run.dc.db
exit