Need Help ..

[venkat3271]

Hei kaikki,

Voiko joku Tallenna tiedosto tai linkki, joka auttaa minua synteesi kaikki piirejä, että olen koodi ..Tarkoitan ei pitäisi ajoitus rikkomuksia, ja koodi on synthezied, pienellä mitään logiikkaa portit ........

 

[echo47]

Jos etsit ilmaiseksi simulointi, synteesi, sekä paikka-ja-reitin kehittäminen työkaluja FPGA / CPLD, kokeile Xilinx WebPACK tai Al.tera Qu.artus II Web Edition:
http://www.xilinx.com/ise/logic_design_prod/webpack.htm
http://www.altera.com/products/software/products/quartus2web/sof-quarwebmain.html

Nämä työkalut toimivat melko hyvin, mutta ne eivät takaa nolla ajoitus rikkomisesta tai vähimmäismäärä portit.Täydellinen ohjelmisto ei ole, joten sinun täytyy soveltaa joitakin oman aivokapasiteetin saada parhaat tulokset.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Hymyillä" border="0" />