noin todentaminen

Z

zhangpengyu

Guest
Hei
guys!

I study specam e now.And Haluan tietää, että systemverilog korvata
e.
Onko systemverilog perusta Verilog ja lisää ominaisuuksia Verilog? Onko se sisältää avoimen vera?
Mikä on systemverilog?

Kiitos!zhpy

 
hei,
Kuten tiedämme, ensimmäinen systemverilog perustuu e ja Verilog, mutta sen jälkeen joitakin keskustelu Synopsys ja poljento tai muita, nyt systemverilog kuulua myös openvera.
kuin e, mielestäni on vaikea oppia, mutta voimakas, ja se hallitsee markkinoille HVL.Niinpä se ei kuolla vuotta.

 
Hei
Onko totta, että systemverilog perustuu e ja Verilog olen kuullut, että systemverilog on tuote Synopsys, on käytetty kilpailla e!

zhpy

 
hei,
Mielestäni useiden vuosien jälkeen, on olemassa vain systemverilog ja systemc.

 
SystemC kuolee!
E-seistä monta vuotta!
Systemverilog etenevät myös tulevaisuudessa!

zhpy

 
Saat mielestäni Verilog riittää tarkastuksen.
In IEEE 1364-2001,
beteende Verilog on hyvin voimakas.
SystemC ja SystemVerilog ovat korkeamman tason kielillä.Aikana noin perustoiminnot, ne ovat vaikeuksissa.

 
Kuka tietää!
Aluksi molemmat Synopsys ja Cadence väitti tukemalla System C, nyt Synopsys kääntyi System Verilog.Vaikka Verilog 2005 ja System Verilog 3,1 voidaan hyväksyä kahden eri standardin ryhmiä.Oho!Till tänään, ei ole yhtenäinen tietomalli ja tietokanta syleilyssä koko teollisuudelle.Yhteistyö on todella tarvitaan EDA vendors.

 
Olen sitä mieltä, mitä on sanottu edellä on melko tarkka ja järjestelmän Verilog on lainattu e ja avoin vera mutta myös laajasti C. joten sen tulee olla erittäin tehokas keino väite perustuu todentaminen ja myös aivan succintly ilmaista RTL malleja.Mutta se on vielä asettua hyvän eda tukea ja antaa kaksinkertaisen standardit Verilog 2005.

 
SystemVerilog on competator on VERA, e ja SystemC .....!!!!!!!!!

 
Olen myös tukenut järjestelmän Verilog, vaikka en ole familier tarpeeksi ...

<img src="images/smiles/icon_smile.gif" alt="Hymyillä" border="0" />

Olen myös käyttäjän Verilog nyt ...

<img src="images/smiles/icon_wink.gif" alt="Wink" border="0" />

Mielestäni koulutusjärjestelmää Verilog olisi easiler kuin järjestelmä C minulle ..

<img src="images/smiles/icon_smile.gif" alt="Hymyillä" border="0" />
 
System Verilog, kuinka monia työkaluja tukemaan sitä nyt.se näyttää vain kuva sinulle nyt.
mutta systemc voivat toimia hyvin nyt kadenssi ius alustaa.
Olen aina kuulla oppia C tai systemc on kova juttu, oikeasti??oppia kieli on liian vaikeaa??En ole samaa mieltä, nyt e on Cadence, miten se menee, Luulen, että jotkut menetelmät siirtyvät SystemC

 
En tiedä paljoakaan järjestelmän Verilog, mutta näyttää siltä, että järjestelmä-Verilog hyväksyi
useita ominaisuuksia, C ja Verilog.Oletetaan järjestelmän Verilog on myös toteuttanut useita toimintoja vera ja e, sen pitäisi olla erittäin tehokas, mutta erittäin vaikea oppia (e on vaikea oppia liian) samoin.En voi kuvitella, että!

 
järjestelmän Verilog nyt ei ole laajalti käytössä, jotka tietävät sen tulevaisuudessa?
näistä kielistä riippuu tukea eda ohjelmisto

 
Jos puhumme järjestelmän tasolla suunnittelun, SW / HW yhteistyön suunnittelu, yhteistyö-todentaminen, osiointia arkkitehtuurin tasolla iteroinnin: ainoa kieli hyötyä tässä alueilla on SystemC.
Tarkastusta varten, olen myös voimakkaasti mieluummin SystemC yli e, Vera, SystemVerilog tai vanha kunnon HDLs.Sen avulla voit jatkuvuus puhdas C ja SystemC malleja (joissa repalcement vain 1-moduulin Verilog-malli).Huomaa, että Verilog-SystemC co-simulointi toimii täydellisesti tänään nc-Verilog yksi nc-systemc.
Kun maailma contraint-pistokoetarkastukset, SystemC yksin antaa teille kyky rakentaa mitä haluat (tietenkin se on paljon helpompaa, joissa on sisäänrakennettu ominaisuuksia Specman, mutta Specman lisenssit ovat expencive).
Se näyttää minulle, että SystemVerilog tappaa vanha HDLs, Vera ja e, mutta SystemC selviää (tavoite tämän kieli on eri).
Suunnittelu tapahtuu SystemVerilog, System tason mallinnus ja arkkitehtuurin explaration on SystemC maailma ja todentaminen on niissä jäljellä 2 kielillä riippuen mieltymysten väline tukea.

 
hei,
se tapahtuu future.systemverilog ja systemc hyvä futuurit.

osalta,
KUL.

 
Kaikki riippuu siitä, EDA-työkalut, System C vahvistuslinkin kieli on hyvää, mutta on suunnittelussa lanuage myös tulevaisuudessa riippuu mitään EDA työkalu Vendor jotka voivat syntetisoimiseksi järjestelmän C design.

HDL:
n on paras, ja ne ovat viittaus mitään uutta sopimusta.

 
käyttää System C malli
käyttää systemverilog suunnittelu ja todentaminen

 
System C on parasta H / W: n ja S / w coverificationa nd arkkitehtuuri mallintamista.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top