Offset Post-layout simulaatiot

[moisiad]

Hei kaikki

Jälkeen ohimenevää post ulkoasu simulaatioita vertailuryhmässä Olen huomannut, että offset jännite 50mV olemassa, joka ei näy kaavion tasolla.

On outoa, koska ulkoasu on symmetrinen, ja kaikki offset olisi arrise siitä epäsuhtaan transistorit.Kuitenkin jonakin ohimenevää jälkeen kaava simulointi noo kysynnän ja tarjonnan epäsuhta on mukana (vain Monte Carlo-analyysi).

Onko kukaan teistä huomannut tällainen vaikutus?

Thanks in advanced

 

[Evi]

Ei taitossa siirtää LVS?Did you run uutto parasitics tai ilman?

 

[sunking]

näyttää siltä, että joitakin virheitä ulkoasuun.
Tarkista LVS tulos ensimmäinen.

 

[moisiad]

Asettelu on läpäistävä LVS.Post simulaatiot ovat RC parasitics

 

[sdmodulator]

Ehkä loistauti kondensaattorit eivät täsmää

 

[moisiad]

Just for your info

Offset johtui loistauti kapasitanssi kaksi sisasolmut vertailutehtaan kanssa VDD ja GND linjat oli 0.5um vasemmalle ja rigth ja piirin.Loistauti kapasitanssit oli lähes 1fF!
Näyttää siltä, että analoginen suunnittelussa tulee todella kovasti submicron tekniikat (90nm)

 

[dasong]

ulkoasu on erittäin tärkeää drcease offset

 

[muldersun]

moisiad kirjoitti:

Hei kaikkiJälkeen ohimenevää post ulkoasu simulaatioita vertailuryhmässä Olen huomannut, että offset jännite 50mV olemassa, joka ei näy kaavion tasolla.On outoa, koska ulkoasu on symmetrinen, ja kaikki offset olisi arrise siitä epäsuhtaan transistorit.
Kuitenkin jonakin ohimenevää jälkeen kaava simulointi noo kysynnän ja tarjonnan epäsuhta on mukana (vain Monte Carlo-analyysi).Onko kukaan teistä huomannut tällainen vaikutus?Thanks in advanced

 

[vijay.kumarreddy]

Yleensä ongelma johtuu pudota kriittisen nets.So jos u lisätä reititys leveyden kriittisten verkkojen, kuten yhteydet nykyisen peilit, JM paria, VDD linjat ja tuotannon nets.Also sijoittamista nastojen asioista. Jos u tekevät muutoksia ur ulkoasu mielestäni u voi tulla ulos ongelma.

terveisin,
Vijay