ongelma käännös VHDL ja verilog

[mateushh]

Hei!

Haluan toteuttaa yksinkertaisen I2C ohjaimen Spartan2 FPGA tarjotaan Xport2.0.Minulla on yksi lähde VHDL (josta olen attatched tämän jälkeen), mutta ongelmana on, että jotta se soveltuu Vie minun instantiate ns ensisijainen lähde, jota minulla on Verilog.

Joten, olen ladannut X-HDL 3 kääntäjä ja käännetty minun lähde verilog.Valitettavasti en voi synthetize sille Xilinx ISE 6.1i, joita käytän.Haluan vain saada paljon erilaisia virheitä.

Voitteko auttaa minua?

Kiitoksia paljon etukäteen!

Mateusz Wysocki

 

[Big Boy]

Vaihdettaessa VHDL ja Verilog (tai päinvastoin) ei ole koskaan hyvä idea.Ainakin, eikä automaattinen ohjelma.

Ensinnäkin, et voi koskaan saada samaa muotoilua, joten siellä on paljon muutoksia tehdä tuotannon lähde, ja kommentteja.

Seuraava joitakin eroja VHDL ja Verilog, joita ei voi kääntää tuntematta yhteydessä.Se on sama osin kuin kääntää englanti tai jostakin toisesta kielestä.Toki voit käyttää Babelfish Translator (esimerkiksi kääntää Espanjan kieli -> englanti), ja että kaikki sanat voidaan kääntää "keinotekoisesti" oikein (sanatarkasti) että toisen kielen, mutta käsittely on usein mitään järkeä.Miksi?, Koska kääntäjä ei voi tietää * yhteydessä * (muista sanaa, * idea *, että kirjailija oli mielessä).Se on sama VHDL-> Verilog käännös.

Katsokaa lähde VHDL, ja yksi käännetty Verilog.Jos kääntäjä on syntyperän, sinun on Verilog koodi näyttää se vastaa VHDL-koodia.Mutta nyt, tutkimus VHDL lähde, ja * ymmärtää * ajatus siitä, että kirjailija täytäntöön, ja sitten tarkastella Verilog-koodi.Olen varma, että yksi ensimmäinen asia, voit kertoa itsestäsi on "Gee, parempi aloittaa alusta ...'.

Joten, olet 2 valintoja, joko muuntaa Verilog, vasta ymmärtämisessä I2C VHDL ydin, tai käyttää ohjelmistoa, joka voi kääntää sekoittaa disign (VHDL sekoittaa Verilog).

My 2 senttiä ...

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Räpyttää" border="0" />