ongelma on ennalta-simulointi merkitsemiseksi sdf

J

jinruan

Guest
Hei, kaikki.
Minulla on joitakin probem valmiiksi simulointi.Kun olen simuloida portin netlist ilman sdf tietoa, aaltomuoto on OK, mutta kun simuloidaan portin netlist kanssa sdf kommentointi, kellosignaali aalto on väärä (esim. dem_clk on yksi kellosignaalin minun suunnitteluun, ja Se on hitaampaa kuin minun odotettiin. havainnoituna aaltoa, dem_clk on 8MHz simuloinnissa ilman sdf kommentointi, mutta dem_clk on vain paljon hitaampaa kuin 8MHz ja simuloinnin sdf huomautus), ja olen todennut, että kun suoritan pre-simulointi sdf merkintä on joitakin varoitus ncverilog lokitiedostoon.Se osoittaa joitakin kielteisiä ajoitus arvo sdf tiedostoon.
Annan varoituksen seuraavasti, antakaa minulle joitakin neuvoja.
kiitos etukäteen!

PS1: (varoitus DC lokitiedosto kellosignaalin ja reset-signaali)
write_sdf active_design "_syn.sdf"
Lisätietoja: Annotated "solu" viivästykset oletetaan myös ladata välittömästi.(UID-282)
Lisätietoja: Päivitetään suunnittelu tiedot ...(UID-85)
:!: Varoitus: Design "blue_modem" sisältää 2 erittäin FANOUT verkkoja.FANOUT määrä 1000 käytetään välittömästi laskelmien mukaan näitä verkkoja.(TIM-134)
Lisätietoja: Kirjoittaminen ajoitus tiedot file '/ export/user/jinruan/project2005/bluemodem/V2.0/syn/blue_modem_syn.sdf ".(WT-3)

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Kysymys" border="0" />

(Yksi 2 high-FANOUT verkot on dem_clk signaali)
PS2: (varoitus ncverilog log file)
:!: ncelab: * W, SDFNL1 (/ export/user/jinruan/project2005/bluemodem/V2.0/lib/csm25.v, 19189 | 12): Yritä merkitä negatiivinen arvo 1 raja ajoitus tarkistaa esimerkiksi (test_blue_modem.BLUEMODEM.BLUEDEM.IFIR.GFTROM6.dout_reg_20), jossa 0 </ export/user/jinruan/project2005/bluemodem/V2.0/syn/blue_modem_syn.sdf, line 460649>.
$ hyödyntämistä (posedge RN, posedge CK, TREC $ RN, ilmoittaja);

 
kellosignaali olisi asetettava set_dont_touch_network ominaisuutta, jotta se pysyy koskemattomana ja synteesi.Se on yksi asia.Mutta näyttää siltä, että myös puskurien lisätään sinun kellon synteesi kellon taajuus on unchange.

Jos voisitte kuvailla asian yksityiskohtaisesti, voisimme auttaa sinua.

- Sinä kello lisäämällä testbench joka on 8M.Mistä olet noudattanut sitä tuli paljon "hitaampi" (esim. 7M)?Klo CK pin ja DFF?Klo sisääntuloon suunnitteluun?tai jokin solmun muita kuin edellä?

 
Hi jinruan,

Huomaan, että olet edelleen kamppailee post-synteesin simulointi.

Voin arvata seuraavan alkaen lokitiedosto:

> PS1.
Sinulla on ainakin yksi suuri fan-out net (yli 1000) ja suunnittelua.Sinun ei tarvitse luoda puskuria puu on suuri Fan-out net, mikä on oikein.Kuitenkin, jos aiot luoda sdf tässä vaiheessa, portti ajo korkean Fan-out net tulee olemaan hyvin, hyvin hitaasti.Jos suuri Fan-out net on kellon, Hugh kellon surmasi tekee FF viive hyvin hitaasti.Voit

1.Kerro työkalu, että suuri FANOUT verkko "ihanteellinen net".Tehdä tämän Ambit, mutta ei ole varma, jos tämä voidaan tehdä DC.Kuka tahansa voi valaista meitä?

2.edetä synteesiksi korkean Fan-out net (eli ei ole asetettu dont-touch-net).Kuitenkin netlist on niin hyvä simulaatio, mutta ei niin hyvä P & R.Saattaa ilmetä ongelmia, kuten kellon vinossa (jos suuri fan-out net on clock)

3.Muokkaa sdf tiedostoa.Muuta viivästyminen kellon kuljettajan ja viivästyminen korkean FANOUT net.> PS2
On negatiivinen asetukset tai pitää tarkistaa.Uusi versio SDF synthax ei hyväksy kielteistä asennuksen ja pitää tarkistaa, ja nolla pois arvo.Terveisin,
Englanninkielinen Han

 
Hi Han,
Olen set_dont_touch määrite "dem_clk" ja "CLK" rst_n "," dem_clk "CLK" on luotu kellon minun suunnitteluun, ja "rst_n" on luotu palauttaa signaalin suunnitteluun.Olen etsiä rikkomista mietintöä että "CLK" ja "rst_n" ovat korkea-FANOUT verkkoja.seuraavat rikkomukset:
PS1:
max_transition

Tarvitaan Todellinen
Net Transition Transition Slack
-------------------------------------------------- ---------------
rst_n (dont_touch) 4,50 394,25 -389,75 (rikottu)max_capacitance

Tarvitaan Todellinen
Net Kapasitanssi Kapasitanssi Slack
-------------------------------------------------- ---------------
rst_n (dont_touch) 6,24 1012,00 -1005,76 (rikottu)
CLK (dont_touch) 6,24 7,63 -1,39 (rikottu)

ja olen tarkistanut. sdf tiedosto ja todeta, että aikataulun viivästyminen arvo "rst_n" ja "CLK"
on yli 50 (se on niin isompi).

PS2: Epäilen seuraavat:
1) "dem_clk", "CLK" molemmat syntyvät kellon, ja minulla on asetettu sama niille, ja ne molemmat ajaa monet DFF, miksi "CLK" on Design rule violaiton mutta "dem_clk" ei tässä tapauksessa?
2) kun simulointi, "dem_clk" on paljon hitaampaa kuin 8MHz, olen tarkistanut aaltomuoto että "dem_clk" on noin 250kHz (miksi? Mistä se tuli?)

 
Hi Jinruan,

Mielestäni tiedät, mitä on "PS1".

On "PS2", en voi ajatella syystä.Ehdotan jäljittää aaltomuoto alkaen panosta syntyneestä kellon tuotannosta syntyvän kellon.Olisi voitava selvittää syynä tällä tavalla,Terveisin,
Englanninkielinen Han

 
PS2: (varoitus ncverilog log file)
:!: ncelab: * W, SDFNL1 (/ export/user/jinruan/project2005/bluemodem/V2.0/lib/csm25.v, 19189 | 12): Yritä merkitä negatiivinen arvo 1 raja ajoitus tarkistaa esimerkiksi (test_blue_modem.BLUEMODEM.BLUEDEM.IFIR.GFTROM6.dout_reg_20), jossa 0 </ export/user/jinruan/project2005/bluemodem/V2.0/syn/blue_modem_syn.sdf, line 460649>.
$ hyödyntämistä (posedge RN, posedge CK, TREC $ RN, ilmoittaja);Edellä ongelma, plz yrittää laittaa samat rajoitukset, kuten I / P viiveellä clkdelay ..... ja niin edelleen ur testbench myös.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top