Ongelma: simulointi RTL -> VCD tiedosto (käyttäen NCSIM)

[Alvin80]

Hei kaikki,
Olen työskennellyt NCSIM varten simuloidaan hierarkkinen muotoilua RT-tasolla.
Olen erityisen kiinnostunut toiminnan joitakin rekisteri pankkien suunnittelua.
Näin ollen olen valmis seuraavat komentojonoja jotta varustaa tämän toiminnan osaksi VCD-tiedosto.

cat> ncsim.tcl <<EOFF
tietokanta-open "namedb"-VCD-default-osaksi "/ avaruus / CIC.vcd"
koetin DUT-tietokanta "namedb"-all-syvyys kaikki-aaltomuoto
EOFF

Mutta lopussa simulaatio, toiminnan haluamasi rekistereistä (itse tuotoksen verkkojen rekisterit) ei kuulu VCD!Ehkä on olemassa vaihtoehto, että en voi löytää

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Surullinen" border="0" />Klo porttiluku tasolla I dont ole mitään ongelmia, mutta minun on simuloida tällä tasolla.
Olen jo yrittänyt kanssa option-kasvavan edelleen ncelab komento ...
Oma RTL koodi on kirjoitettu Verilog sekä kuvaus rekisterin pankkien on seuraava:
reg [27:0] x_reg_bank [9:0]; / / X Asiakirjarekisterit pankki
reg [27:0] y_reg_bank [9:0]; / / Y Asiakirjarekisterit pankki
reg [27:0] z_reg_bank [9:0]; / / Z Asiakirjarekisterit pankki

Tiedättekö mitään ratkaisu minun ongelmani?
Kiitos etukäteen ...

 

[RBB]

Olen aina kaadettava simvisoin tietokanta & ei VCD

Code:alkuperäisen

aloittaa

$ shm_open;

$ shm_probe ( "MAC");

loppu

 

[Alvin80]

Kiitos vastauksesta ...
Mutta minun täytyy luoda SAIF tiedosto ja en voi muuttaa RTL-koodin (ei DPFLI tai muiden pragma voidaan ottaa käyttöön).Tiedän miten voin kääntää VCD on SAIF .... mutta en tiedä, miten luoda SAIF on shm tietokantaan.
Miten voit luoda SAIF tiedosto jälkeen simuloinnin NCSIM (käyttäen shm tietokanta)?

 

[RBB]

Et voi jopa muuttaa testbench?Lisätty jälkeen 7 minuuttia:Jos voit vaihtaa testbench on PLIs kirjoituspaperia a Saif tiedoston suoraan.

Jos et voi vaihtaa testbench sitten tutkimaan dumpsaif komento että nc-sim manuaalivaihteisto, Polkumyyntiä että Saif tiedosto on tcl script.

 

[aji_vlsi]

Hei,

Alvin80 wrote:

Hei kaikki,

Olen työskennellyt NCSIM varten simuloidaan hierarkkinen muotoilua RT-tasolla.reg [27:0] x_reg_bank [9:0]; / / X Asiakirjarekisterit pankki

reg [27:0] y_reg_bank [9:0]; / / Y Asiakirjarekisterit pankki

reg [27:0] z_reg_bank [9:0]; / / Z Asiakirjarekisterit pankkiTiedättekö mitään ratkaisu minun ongelmani?

Kiitos etukäteen ...

 

[Alvin80]

Hyödyllisiä ehdottaa!
Mutta minulla on edelleen ongelma.
Voin kaadettava VCD-tiedoston, mutta mielestäni vektori muodossa rekisterien pankin oma design.
Esimerkki:
$ var lanka 28 x!x_reg_bank [9] $ loppuun
$ var lanka 28 y!x_reg_bank [8] $ loppuun
$ var lanka 28 z!x_reg_bank [7] $ loppuun
$ var lanka 28 (!x_reg_bank [6] $ loppuun
$ var lanka 28 |!x_reg_bank [5] $ loppuun
$ var lanka 28)!x_reg_bank [4] $ loppuun
$ var lanka 28 ~!x_reg_bank [3] $ loppuun
$ var lanka 28! "x_reg_bank [2] $ loppuun
$ var lanka 28 "" x_reg_bank [1] $ loppuun
$ var lanka 28 # "x_reg_bank [0] $ loppuun

ja yksityiskohtainen ...
b1000000000000000 # "

Sitten vcd2saif komento ei toimi oikein, enkä voi selityksin toiminnan suunnittelu (Design Compiler ympäristö)
Kuinka voin välttää tätä muotoa?
Haluaisin on VCD-muodossa, kuten, että:
$ var lanka 1 # w x_reg_bank [0] [27] $ loppuun
....
....
$ var lanka 1 # y x_reg_bank [0] [0] $ loppuun

b1 # w
....
b0 # y

Kaikki muut idea?Onko mitään vaihtoehtoa SimVision havaitaksesi toimintaa kunkin FF erikseen?
Kiitos paljon ...

 

[Alvin80]

Ratkaisu löytyi!

Ongelmana oli NCSIM versio.
Olin käyttäen NCSIM 5.70 ...nyt olen käyttäen NCSIM 8,1 ja minulla ei ole mitään ongelmia, jos käytän tämän simulointi suunta:
- Kun ncvlog, ncelab ...

ncsim tutustua rwc-VIESTIT-CDSLIB cds.lib-LOG .. / log / ncsim.log-ERÄN-LICQUEUE-INPUT ncsim.tcl-RUN tbench.tb_top: käyttäytymistarpeita

jos ncsim.tcl on
tietokanta-open "wave.shm"-shm-muotoon ".. / aalto / wave.shm"
koetin-luo-shm-tietokanta wave.shm: DUT-kaikki-muistoja perusteellisesti kaikki

- Sitten kääntää SHM tietokanta VCD-muodossa ...
simvisdbutil .. / aalto / wave.shm-addindices-tuotos / avaruus / CIC.vcd-VCD-overwrite
kun taas addindices on erittäin tärkeää, koska "Lisää indeksejä VHDL vektoreiden ja muistoja VCD alustettu tuotosta"

- Lopuksi kääntää VCD on SAIF muodossa (käyttäen Synopsys komento) ...
vcd2saif-format Verilog-i / avaruus / CIC.vcd-instance "tb_top (käyttäytymisen) / DUT"-o ./SAIF/RTL/cic_01.saif

Toivon, että tämä viesti voi olla hyötyä muille suunnittelijoille liikaa.
Hei