ongelma, Verilog-Simulation

[walkingsun]

Olen rakentaa verilog-malli PLL silmukan.Ja peikko, jolla jäljitellään ohimenevä ongelma.

Mutta jonkin ajan kuluttua, noin satoja meistä, simulointi on äkillisesti lopetettu.O varoitus tai virheen tiedot.

Mitä vikaa mallin tai simulointi asetukset?tai peikko viasta?

 

[jayanth.neo]

olisi paljon helpompaa, jos u voivat lähettää kuva ur testipenkissä.
voi olla, perustaa ensimmäisen olosuhteiden tärkeitä solmukohtia, kuten tuotannon maksutta pumpun voisi auttaa.Do u have yksittäisten verilog lohkoja kullekin osa PLL tai koko PLL sellaisenaan?

toinen ehdotus olisi tarkistaa levytilaa.ohimenevä analyysi tallentaa tietosi polyesterikatkokuitujen kansioon simulointi hakemistoon, käynnissä 2 meille saattaa aiheuttaa suuren tiedoston, jos näin on, u kannattaa valita vain tuotannon solmukohtia ur kiinnostunut, jonka avulla tuloksia -> Tallenna kaikki vaihtoehto ja Jos valitset "valitut" ja "Valitse signaalin ulostulo (Tallenna) ja valitse signaalit u haluavat palstasta tuloksia -> voidaan kuvata.

 

[sandeep_torgal]

Varmista myös, että verilogA on oikein laadittu?Are u käyttää sitä vakio kirjastosta tai ur oma koodi ..

 

[walkingsun]

On jotain vikaa spectre5141.
Jälkeen siirtyä spectre5033, ongelma katoaa.