Ongelma VHDL koodi 74LS192 ..

[Code_Nerd]

Hei, olen uusi VHDL-ohjelmointi ja olen on ongelmia koodin 74LS192. Ongelmana tässä laitteessa on 2 kelloa luulen? Joka tapauksessa minun koodi on alla, voisitteko huomauttaa alat, joilla olen mennyt pieleen, jos mahdollista? Kiitos

 kirjasto IEEE, kirjasto sypressi, käyttö ieee.std_logic_1164.all, käyttö cypress.std_arith.all, kokonaisuus mod10 on portti (cpu, CPD, CLR, kuorma: in std_logic, TCU, TCD: puskuri std_logic, data_in: in std_logic_vector (3 downto 0), count_value: puskuri std_logic_vector (3 downto 0)), loppu mod10, arkkitehtuuri käyttäytymisen ja mod10 on alkaa count_proc: prosessi (cpu, CPD, CLR, kuormitus) alkaa jos (CLR = '1 ') sitten count_value

 

[nand_gates]

Sinun yritys kirjoittaa VHDL koodi 74LS192 on OK! Mutta tyyli käytät ei korjaa Tiedät sisäinen piiri 74LS192 käytön rakenteellisia koodaus tyyliä koodata niin vanha rakenne. Tällainen rakenne ei ole suositeltava uutta teknologiaa! Tämä on asynkroninen suunnittelu. Ainoa tapa kuvata tätä VHDL käyttää rakenteellisia koodausta! Joka tapauksessa olette oikealla tiellä! Toivottavasti tämä vihje auttaa!

 

[tramp]

Sinun täytyy käyttää yhtä CLK samassa prosessissa esitetyt bcos FIF koskaan on kaksi differnt clks. Sillä selvittää ongelman u on fyysisesti Tai kaksi clks (CPD ja CPU) ja käytetään yhtenä CLK "tapahtuma prosessissa statement.On CLK-tapahtuma on myös u on tarkistettava tilan ylös-tai alaspäin signaalia. Bcos kun ensimmäinen on CLK anather on pysyvästi korkea ja päin vastoin.

 

[Code_Nerd]

Kiitos teidän vastauksista .. Onko se selvitettyä nyt