S
skycanny
Guest
Hei, kaikki kaverit käyttäminen kehittämisen työkalu, jonka Altera, olen luotu LPM DCFIFO kuten VHDL, jonka syvyys on 128 ja jonka leveys on 16 bittiä. Sitten instantiated tämä DCFIFO vuonna huipputason VHDL-tiedoston, ja on vain tämä yksi DCFIFO ainesosa huipputason VHDL-tiedoston. En ennen simulointia Modelsim, tulos on OK. Tehtyään design Cyclone II perhe laite, en post simulaiton by Modelsim samoin. Kuitenkin post simulointi tulos on joitakin ongelmia. Ensinnäkin ensimmäinen sana jälkeen "rdreq" aktiivinen kestää 2 "rdclk" kellon. Toiseksi jälkeen "rdreq" aktiivinen ja aktiivinen taas yksi tieto häviää. En samaa. paitsi Cyclone, Stratix perhe laite, post simulointi on hyvä. Joten, en tiedä resons näitä ongelmia. Jos minä jättää nämä ongelma, annos LPM DCFIFO toimivat hyvin todellinen Cyclone II laite perhe. Kaikki apu olisi tervetullutta!