Onko meidän simuloida lähettää yhteenvetoraportin verilog tiedoston?

[arunjatti]

Tarvitsemmeko simuloida lähettää synteesi verilog tiedoston?Jos, niin miten???Jonka avulla meidän pitäisi simuloida tätä, cos kun Im simuloida. V tiedosto Xilinx se näkyy virheitä?
Vuonna Xilinx vain Emme tarvitse lisätä kirjastoon liittyvät Design Compiler
Thanks in Advance
Arun

 

[asicganesh]

Tarvitset Xilinx primitiivinen kirjastojen kuten unisim ja simprim kirjastot ..Lataa ja asenna simprim kirjastot Xilinx sivuilla ..

Post synteesi XST luo Verilog tiedoston kaikki portille tasolla perusalkioiden ja sdf tiedosto ..käyttää näitä tehdä Post synteesi simulointi, STA ...

 

[Aravind]

Käytä DC-FPGA-kääntäjä synteesi Xilinx lib suunnittelua.
Simulointi on oltava jälkeenkin synteesi.
Jos et halua tehdä toiminnallinen simulointi jonka modelsim / vcs / NC-sim ..U voi mennä virallista tarkastusta varten Cadence LEC tai SNP muodollisuus ..

Kiitos
Aravind

 

[asicganesh]

u voidaan käyttää modelsim tai ncsim suorittamaan STA tai GLS

 

[Aravind]

Asicganesh ...STA ei suoritetaan ncsim tai modelsim ..
Dont post väärää tietoa ..

Kiitos
Aravind R

 

[asicganesh]

Oops!Sorry käyttää PT varten STA kiitos Aravind korjaamiseksi

 

[arunjatti]

Hei kaikki,Kiitos vastauksista, Im in ASIC, prob on kanssa. V tiedosto generoidaan SNP DC, haluan simuloida tiedoston tarkistamiseksi toimintojen suunnittelun jälkeen on kartoitettava 180 nm kirjastoon,

Otin saman. V tiedosto ja simuloitava Xilinx, mutta se ei ole simuloitu,
Joten, jos minun pitäisi jäljitellä tämän tiedoston, se näkyy virhe Xilinx ... Im voi tarkistaa. V-tiedoston, täytyy vahvistaa tämän. V-tiedoston niin, että voin mennä harjoittelu-ja reititys
Thanks in Advance
Arun

 

[no_mad]

Hi aunjatti,

Quote:

prob on kanssa. v tiedosto generoidaan SNP DC, haluan simuloida tiedoston tarkistamiseksi toimintojen suunnittelun jälkeen on kartoitettava 180 nm kirjastoon,

 

[ljxpjpjljx]

Kyllä, sinun tulee syöttää netlist yhdellä Simulator: modelsim, ncsim, VCS!

 

[pini_1]

Kyllä.On suositeltavaa varmistaa synteesin meni OK.
Voit myös käyttää, jos suunnittelu ei ole liian suuri, vapaa Icarus simulaattori.

Paljon esimerkkejä http://bknpk.no-ip.biz
Verilog post synteesin esimerkiksi käyttämällä Xilinx ja Ikaros, on
http://bknpk.no-ip.biz/LEON/AHB_APB_leon/AHB_APB_verilog.html

 

[VLSIDesigner]

Vuonna ASIC-suunnittelu, Icaus Verilog vain suorittaa RTL simulaatio, ei voi tehdä GLS aikatauluun viipymättä.Sinun tulisi käyttää plug-in-työkalun integroitua Icarus, esimerkiksi iSDF plug-in, mutta liian vanha versio!