Onko olemassa joku, joka voi auttaa minua optimoida koodia?

[hoangthanhtung]

library IEEE;
käytön IEEE.std_logic_1164.kaikki;
käytön IEEE.std_logic_signed.all;
käytön IEEE.std_logic_arith.all;

yksikkö määrä on
satama (
kuormitus, CLK, ENB, tila: in std_logic;
tiedot: in std_logic_vector (3 downto 0);
Output: out std_logic_vector (3 downto 0)
)
lopussa count;

arkkitehtuuri käyttäytymistä määrä on

aloittaa
prosessi (kuormitus, ENB, tila, CLK)
muuttuja cnt: integer: = 0;
aloittaa
jos clk'event ja CLK = '0 'then
Jos ENB = '0 'then
jos kuormitus = '0 'then
output <= data;
snt: = conv_integer (data);
muuten
--------------------
jos mode = '0 'then
Jos cnt <15 jälkeen
snt: = snt 1;
muuten
snt: = 0;
end if;
muuten
Jos cnt> 0 then
snt: = snt - 1;
muuten
snt: = 15;
end if;
end if;
output <= conv_std_logic_vector (CNT, 4);
-------------------
end if;
end if;
end if;
end process;
vuoden käyttäytymistä;

Tämä on ylös / alas counter with ohjaussignaali CLK, mahdollistaa, kuormitus, ylös / alas suuntaan.Olen myös syntetisoimiseksi onnistuneesti käyttämällä Synopsys VHDL-kääntäjä, mutta mielestäni se ei optimoida.Onko joku voi auttaa minua?

Kiittää kehittyneissä

 

[arunragavan]

No olen tehnyt kääntäjä tasolla optimointiehdotuksen ..vakiolämpötilassa ASIC .. kirjastoon ..SCL05u kirjaston ..

Olen liittänyt tiedostoja ..jes ladata ja katsoa sitä ..
Anteeksi, mutta sinun täytyy kirjautua nähdäksesi tämän liitteen

 

[hoangthanhtung]

arunragavan kirjoitti:

No olen tehnyt kääntäjä tasolla optimointiehdotuksen ..
vakiolämpötilassa ASIC .. kirjastoon ..
SCL05u kirjaston ..Olen liittänyt tiedostoja ..
jes ladata ja katsoa sitä ..

 

[nemolee]

Älä käytä vertailuryhmässä teidän suunnittelussa esimerkiksi> tai <.
Sinun tarvitsee vain käyttää (x == 4'hF) in your suunnittelussa.