Onko STA vähentää testi vektorisuure?

[bittware]

Hei Gurut, In FPGA suunnittelu, ei Staattinen Ajoitus Analysis (STA) auttaa vähentämään functionals Simulaatiotutkimus vetor määrä?Olen lukenut tällaisen statments on luento kuin "STA analysoidaan kaikkia mahdollisia polkuja on suunnitelma, joka tekee käsin veisi paljon aikaa ja vaivaa."Kysymykseni on, onko toiminnallinen simulointi tavoitteena on aktiivisesti kaikkia mahdollisia polkuja?Jos kyllä, miten STA saa apua?Jos ei, voi STA tehdä samaa työtä, että vain voitaisiin tehdä edistämällä joitakin tiettyjä toiminnallisia simulointi vektoreita? Lisäksi I dont ajatella kaikkia mahdollisia polkuja on merkitystä minun tapauksessani.Toisin sanoen jotkut polkuja ei tule koskaan actived on oikea sana, niin tässä tapauksessa se STA vielä mitään järkeä?Kiitos kaikista kehote.

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Yllättynyt" border="0" />

 

[sonal]

Mielestäni it'll me