Onko Verilog-tuen arrays assigment?

W

Wilsonin

Guest
Ei Verilog-tuen arrays assigment?
Onko olemassa tapa määrittää array yhdessä julkilausuman.
Esimerkiksi <3:0> = (1,0,1,0) ja olettaa 1,0 on määritelty taso.
Thanks for your help!

 

Welcome to EDABoard.com

Sponsor

Back
Top