Parallel lohkot Verilog

[Arik]

Hei

Mitä eroa on samanaikaisesti Block ja juokseva estää ei-jarrut toimeksiantoja?

Toisin sanoen on olemassa rinnakkaisia toimintoja, joita ei voida toteuttaa kuin jarrut toimeksiantojen sisällä peräkkäinen blokki ja vaatii samanaikaisesti estää?Thanks and regards

 

[avimit]

Hei,
1.Periaatteessa voit tehdä kaikenlaisia parallism käytetään ainoastaan estää tai vain estää tehtäviä.
2.Samalla Blocks?Mitä yrität viitata?Oletan, että tarkoitatte "antaa" lausuntoja?tai olet viittaavat sanoa 2 aina lohkot tai 2 alkuperäistä korttelin tai seoksen kahdesta?pls määritellä
juokseva lohkot: kai olet viittaavat kirjoittamaa koodia sisällä "alkuperäistä" tai "aina" lohkot?, tässäkin voi olla kaikenlaisia rinnakkaisuuden joko estää tai ei-esto tehtäviä.Se voi kuitenkin olla suositeltava tapa hoitaa asioita.
Tiedä, jos minulla on sinulle oikea, jos ei pls kehittää
Kr,
Avi
http://www.vlsiip.com

 

[Arik]

THX avimit vastauksen

Rinnakkaisten estää tarkoitan estää määritelty hakusanat ruokapöytään liittyä Verilog.
Ja peräkkäistä estää tarkoitan estää määritelty hakusanat alkaa loppua Verilog.

Uskon, että kaikki toiminta vaatii yhdenmukaisuutta voitaisiin toteuttaa avulla juokseva estää ei-jarrut tehtäviä siihen.Ja näin ollen ei ole selvää tarvetta rinnakkain lohkoissa Verilog.Näyttää siltä, ne ovat tarpeettomia.

 

[avimit]

En vain puhu RTL, eli synthesizeable koodia.Ja haluaisin vielä kiinni, mitä sanoin.
Sikäli on käyttäytymisen mallintaminen on kyse, minä tapana sanoa furthur, koska se ei ole minun verkkotunnuksen. #
Kr,
Avi

 

[Arik]

Joten, te sitä, että samanaikaisesti estää määritelty haarukka ja liittyä avainsanoja ei synthesizable?Jos se ei ole se tarkoittaa, että samanaikaisesti lohko on tarkoitettu simulointiin vain.

 

[avimit]

Kyllä, haarukka-liittymään sikäli kuin tiedän ovat simulointiin mallintaminen vain.Mutta olen paremmin VHDL kuin verilog, joten jos joku lukenut tämän voi tarkistaa minun väite, olisin onnellinen
Kr,
Avi
http://www.vlsiip.com

 

[Arik]

OK, avimit

Rinnakkaisen korttelin Verilog on todella unsynthesizable ja käytetään simulointiin antava.Lopuksi minun on selvitettävä tämä kysymys minulle.Tein vähän kokeiluja ModelSim simulaattori, kokeillut kaikki 4 saatavilla yhdistelmät 2 harkita Verilog rakenteita: Parallel / juokseva lohkot ja jarrut / ei-esto tehtäviä.Ja tässä ovat tulokset:

1.Peräkkäinen lohko on estää tehtävien
Lausuntoja juokseva lohkon käsitellään siinä järjestyksessä kuin ne on määritelty.Selvitys toteutetaan vasta sen jälkeen, kun edellisen julkilausuman täydentää toteuttamista.Jos viivettä tai jos valvonta on määritelty, se on suhteessa simulaatio kun edellisen toteamuksen lohkon loppuun toteuttamista.2.Juokseva estää ei-jarrut toimeksiannot
Jos mitään viiveitä on määritelty niin oikealla ilmauksia kaikki ei-jarrut lausunnot arvioidaan jälkeen tehtävät on suoritettava sisäisen tehtävän viiveitä.Jos säännöllinen viipymättä valvonta on määritelty niin toteuttamista järjestyksessä kuin jarrut tehtäviä on määritelty säännöllinen viipymättä valvonta.3.Parallel estää ja estää tehtävien
Kun kyseessä on samanaikaisesti estää kaikki lausunnot alkavat toteuttaa ajankohtana 0.Kuitenkin
järjestys lausuntoja on vielä otettava huomioon.Tämä on muuttujia käytetään kunkin seuraavan lausuman ottaa arvoja niille edellisissä lausuntoja.

4.Parallel estää ei-jarrut toimeksiannot
Tässä tapauksessa kaikki lausunnot alkavat toteuttaa ajankohtana 0 ja oikealla ilmaisuja kaikki lausunnot arvioidaan välittömästi, jos ei ole viiveitä.Se tarkoittaa, että muuttujat käytetään kunkin seuraavan lausuman ei ota arvoja niille edellisissä lausuntoja.

Joten yhteenvedon kaikista näistä tapauksista voidaan sanoa, että estämällä / ei-esto lausunnot on hallinnassa, onko muuttujien arvot niille aikaisempina lausunnot käytetään seuraavina lausuntoja vai ei.Ja Juokseva / Parallel lohkojen on hallinnassa, onko simulointi aika on suhteessa aikaan, jolloin edellinen selvitys valmistui se teloituksen tai kun
Block tehtiin.

 

[avimit]

Hei,
No, hyvä lukea läpi tuloksia.Mutta kuten sanoin, nämä ovat kaikki realted on simulointi eikä synteesiä.Ja olen edelleen kiinni mitä sanoin aiemmin, niin pitkälle kuin synteesi osalta.
Kr,
Avi