M
masai_mara
Guest
Hi guys,
Tarvitsen apuanne.Olen saanut haastattelua tulossa joiden ASIC yrityksen ennakkoraportti suunnitellussa asennossa.
Tiedän VHDL varsin hyvin ja myös Verilog.Olen työskennellyt suunnittelukilpailun / todentaminen insinööri noin vuosi ja tietää liittyviä kysymyksiä systhesis ja simulointi.mutta paljon oman kokemukseni on työskennellyt FPGA kamaa.joten antaa minulle niin paljon viitteitä kuin voit, mitä osa-alueita, joiden tavoite valmistelua.
kiitos kaikille apua.
Tarvitsen apuanne.Olen saanut haastattelua tulossa joiden ASIC yrityksen ennakkoraportti suunnitellussa asennossa.
Tiedän VHDL varsin hyvin ja myös Verilog.Olen työskennellyt suunnittelukilpailun / todentaminen insinööri noin vuosi ja tietää liittyviä kysymyksiä systhesis ja simulointi.mutta paljon oman kokemukseni on työskennellyt FPGA kamaa.joten antaa minulle niin paljon viitteitä kuin voit, mitä osa-alueita, joiden tavoite valmistelua.
kiitos kaikille apua.