porttien tasolla simulointi-sdf tiedosto lukea CLK & Nollaa

[vlsi_maniac]

Hei Yritin tehdä porttien tasolla simuloinnin avulla Quartus ja modelsim. DUT on laskuri ja se toimii 411 MHz. nyt jos kirjoitan testipenkkiin minun pitäisi tuottaa kellon testbench enintään 411MHz. ja olen nähnyt SDO tiedostoon alla para (CELL (CELLTYPE "stratix_lcell_register") (OIKEUSASTEEN määrä \ [0 \] \ ~ reg0.lereg) (DELAY (absoluuttinen (PORT aclr (4809:4809:4809) ( 4809:4809:4809)) (PORT CLK (2479:2479:2479) (2479:2479:2479)) (IOPATH (posedge CLK) Regout (156:156:156) (156:156:156)) (IOPATH ( posedge aclr) Regout (176:176:176) (176:176:176)))) Mitä CLK 2479 viittaa. i syntyy kellon ja jos kello on vähemmän kuin 2479 ps (puoli aika) sitten En saa aaltomuotoihin tai dut ei toimi. Jos RESET alle 4809 ps niin dut ei palauta mitä edellä osoittavat. testbench moduulin tb_counter (); reg core_clk, reg reset_n; lanka [07:00] count; ensimmäinen alkaa core_clk

 

[devas]

Hei, tässä linkki SDF standardi: http://www.vhdl.org/sdf/sdf_3.0.pdf Devas

 

[kujigaya]

jos viivästys (kuten määritelty SDF) on suurempi kuin kelloperiodi, niin signaali muutokset eivät etenevät solua / verkot voit yrittää simuloida käyttäen pienempää kellotaajuutta