Power analyysi

S

shelkerahul

Guest
Hei kaikki,Voitko kertoa minulle hyvää aineiston analysointiin ja laskea POWER siru tasolla.Lyhyesti Minun täytyy analysoida minun suunnitteluun, miksi se on niin paljon valtaa?

Käyttäjä Rahul A. Shelke

 
katso @
ftopic106386.html

Search Forum 4 monia low power dokumentit

joitakin keskeisiä vinkit ovat

vähentää kellon ja signaalin vuorotteluongelman.
multi vt design.
vähentämään muisti, rekisterit suunnitteluun

 
Hei,

Kiitos vastauksesta, mutta en halua tietoa välineistä, mutta haluan tiettyjen asiakirjojen analyysiin ja laskeminen POWER ja IR DROP.Käyttäjä Rahul A. Shelke

 
Käyttäjä Rahul,
ei u haku foorumi, siellä on paljon docs jo täällä ..
Last edited by eda_wiz on 02 huhtikuu 2006 12:06, muokattu 1 kertaa yhteensä

 
Hi whizkidOlen pahoillani, mutta olen etsinyt foorumi, mutta didn t sai jokin asia, mitä tarvitsen.on paljon ehdotusta, jotka ovat erittäin hyviä.Mutta haluan paperia vallasta ja IR DROP, niin että voin lukea sen ja saada mukava asento (teknisesti) minun suunnitteluun.Kiitos

Käyttäjä Rahul A. Shelke

 
selvästi LOW POWER VLSI Design on aina vaikea analysoida, kun kyse chip tasolle ..Minulla on joitakin materiaaleja ..Yksi hyvä kirja on professori Anantha P. Chandrakasan on erittäin hyvä book.I wud sanoa thats parhaan kirjan voi tilata erikseen.

Low-Power Digital VLSI Design - Tämä on hyvä kirja.

Aion lähettää joitakin materiaaleja, jotka saattavat olla hyödyllisiä ..voisi u pyydä tiettyyn aiheeseen, jota voin lähettää ..ne n slide muodossa.

With regards,

 
Thanks Arun,

Aion mennä tämän kirjan, bcoz haluan asettua Power analyysiin.

Kuten kohden pyydätte tiettyyn aiheeseen, niin olen luonut floorplan kanssa valtarakenteisiin, ja laskeminen POWER 1.7W (valtava).Niin haluaisin tietää syyn tämän tuloksen.

Luulen muistoni r otetaan paljon virtaa.Onko se ongelma valtarakenteen tai jotain muuta?

Kiitos

Terveisin,

Käyttäjä Rahul A. Shelke

 
selvästi dude ..1.7W on valtava!PANEE ur Workin mikro elektroniikkaa ..Tämän 1.7W wud tappaa ur suunnitteluun.

Mitä floorplanner ovat u avulla ..varmasti muisti wud on suurin syyllinen, kun on kyse niin suuri valta ongelmia .. Toivotan teille läpi asiakirjan olen lataaminen nyt ..Se on kaikki perusasiat tyypillinen pienitehoisia suunnitteluun.

Low Power CMOS Digital Design by Anantha P Chandarasekaran, Samuel Sheng ja Robert W Bordersen, tämä on IEEE paperi highlitin perusteet pienitehoisia digitaalisen CMOS suunnitteluun.

On olemassa toinen asiakirja, jossa selitetään n. pienitehoisia RAM-piirit.

With regards,
Anteeksi, mutta sinun täytyy kirjautua nähdäksesi tämän liitteen

 
Thanks Arun,Olen menossa läpi papereita, paperit ovat mahtavia pidin siitä.Asiakirjoja, joilla useimmat asia mitä olin etsimistä.

Kiitos vielä kerran

Terveisin,

Käyttäjä Rahul A. Shelke

 
Hei Arunragavan,
Voisitteko lähettää minulle asiakirjat puhuitte pienitehoisia CMOS suunnitteluun? Gmail-tunnus on mineheaven (at) gmail.com.
Kiitos jo etukäteen: D

 
Hei,

Haluan yhtyä 2 senttiä korkeassa valtaa.

1.Dump yksityiskohtainen yksittäisen solun osuus virta, tämä antaa sinulle idean, joka solu / muisti käyttää enemmän valtaa ja voi arvioida perustuu tähän.
tarkistaa, kuinka olet specifing Power numerot muistoja, joko olet ruokinta todellinen valta-arvot vaativat väline auto ymmärtää vallan tyynyt ja pura muisti sähköverkkoon ...Tarkista tämä.
2.Jos käytät staattisia IR pudota analyysi, sitten tarkistaa kellon taajuuksien arvot ja niiden toimintaa numeroita, jos et ole määrittänyt mitään tällaista toimintaa numeroita, niin oletusarvoisesti, työkalu ottaisi hyvin pessimistinen numero (joka todellisuudessa voi nyt tapahtua) ollenkaan ... (tämä voi todella auttaa selvittämään ongelmaa).
3.Jotta soluja, jotka ovat erittäin toimivalta nälkä, tarkista kirjasto tätä.happy suunnittelussa.
http://www.vlsichipdesign.com

 
erittäin hyvä!Tämä aihe on erittäin tärkeä VLSI design kasvu portin-count!

 
Hei Minulla on kysymys.Aikana virrankäyttösuunnitelman vaiheessa minun suunnittelun olin saanut tämän varoituksen sanoa kytkemättä verkkoja.ja suurin osa niistä on IO jarrupalat.Vaikka en nähnyt kun olin menossa väärin, koska olin tehnyt kaiken oikein, FP vaiheessaLisätään 1 minuuttia:Voiko joku kertoa mitä mahdollisesti oli mennyt vikaan.Olin redone kaikkea FP, powerplan, sroute mutta samalla varoituksia tuli.auta

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top